JPH02282995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はメモリセルのデータ読み出しを改良した半導体
記憶装置に関するもので、特に単一ビットライン出力例
えば不揮発性メモリに使用されるものである。

（従来の技術） 従来の単一ビットライン出力メモリセルの１例として不
揮発性メモリ（ＥＰＲＯＭ）をあげ。

そのデータ読み出し部分の例を第７図に示す、１が本体
側のメモリセル、２がＹセレクタ用トランジスタ、３が
ビット線、４がリファレンスの為のダミーセルで、セレ
クタ２によりメモリセルを選択した後、そのコンダクタ
ンスのダミーセルとの差を負荷トランジスタ５，６を通
して電圧に変換し、センス線７とリファレンス１７Ａ８
　（電源ｖｃｏと接地間の中間電圧）の電圧差を差動増
幅Ｉａ９で増幅し出力を得るものである。１０．１１は
クランプ用トランジスタ、１２．１３は充電用トランジ
スタ、１４はバイアス回路、１５はＹセレクタに対応す
るトランジスタである。

本体メモリセルにおいてはセル電流ｉ。ｔ＋ｊ４＝０の
状態をＬ　Ｑ　ＩＩ、有限状態例えばｉ　ｃｅｊｊ＝　
１００　ｐ　Ａの状態を“１″に対応させている。ダミ
ーセル４は通常本体メモリセル１と同一のものを用いる
。

ＥＰＲＯＭメモリセル１にデータが書き込まれていて、
スレッショルド電圧Ｖｔｈが高くコンダクタンスが高い
状態では、センス線７の電位はリファレンス線８より高
い。逆に１本体メモリが書きこまれていなくてＶｔｈが
低く、コンダクタンスがダミーセル１５と等しい場合に
は、負荷５のコンダクタンスを負荷６のコンダクタンス
より小さく設定することにより、センス線７の電位がリ
ファレンス線８より低くなる。これによってメモリセル
の状態を読みとっている。なお、ＥＰＲＯＭに特有の、
読み出し中の書き込みモード（ソフトライト）をおさえ
る為、バイアス回路１４を用いてビット線電位を１．２
〜１．５Ｖ程度までしか上昇しない様な工夫がなされて
いる。

（発明が解決しようとするｍ！ｆｌ） 第７図の回路においてスピードを律しているのは１通例
＃ｌ　Ｉ　Ｉｔ→ＩＩ　Ｏ１１読みである。すなわち、
ビット線３があらかじめ接地電位にプリチャージされて
おり、これをレファレンス電位以上の電位にもちあげる
のに時間がかかる。この動作中、ビット線３、センスＩ
１７、リファレンス線８の時間に対する電圧依存性をプ
ロットしたのが、第８図である。ビット線３は既述の様
にＯ［Ｖ］がら立ちあがり、バイアス回路で決まるビッ
ト線電位に落ちつく、センス線７は途中までビット線３
と遷移は等しいが、バイアス電位によってクランプされ
ないので、上昇してゆき、交点１６でリファレンス線８
と交差する。ここで、差動増幅器９が働き、データが１
”→＃　ＯＩＩと反転する。遅延時間１８，１２は、概
略、寄生容量Ｃと充電電流ｉと必要な電位差Ｖにより、
ＣＶ／ｉで決まっている。

ｔｌにおいては、　Ｃはビットライン容量、Ｙセレクタ
の容量、その他このノードに接続される寄生容量、ｉは
、負荷５から供給される電流１８と、充電用トランジス
タ１２から供給される電流１２゜■は、第８図Ｖ、より
決まる。ビットライン容量。

Ｙセレクタの容量は、メモリセルのビットの大容量化に
伴い増大傾向にある。一方ｉ工は、負荷コンダクタンス
を決定するセルのコンダクタンスにより決まっており、
これは微細化によりむしろ減少傾向にある。またＬ２に
おいてのＣは、負荷５のゲート、ドレイン容量、差動増
幅器９の入力容量、クランプ用トランジスタＩＯの容量
で決まり。

電流ｉは負荷を通して流れる電流ｉ、で決まる。

クランプ用トランジスタＩＯのデイメンジョンが大きい
はどｑｌｉを大きくとれるが、　それに伴うドレイン容
量の増大でｔ□は必ずしも短縮出来ない。

以上の様に、ｔ工ｔ　ｔｚの短縮は高速化に伴って急務
なのにもかかわらず、寄生容量の増大、微細化に伴うセ
ルコンダクタンスの減少により１本回路形式では実現が
難しいのが現状である。

本発明は、不揮発性メモリの様な単一ビット線型のメモ
リセルの情報を高速に読み出す為の回路を有する半導体
記憶装置を提供するものである。

［発明の構成］ （１１題を解決するための手段と作用）本発明は、単一
ビット線型のメモリセルをＹ方向に選択する為のＹセレ
クタとしてバイポーラトランジスタ（主にＮＰＮ型）を
用い、このベース電位を中間電位を用いて一定電圧又は
振巾させることによりビットラインの最大電圧を決める
と共に、前記Ｙセレクタのバイポーラトランジスタのコ
レクタを相互接続し、これを電流センス型増幅回路でう
けることを特徴とする。電流センス型増幅回路とは、基
本的にバイアスされたエミッタフォロワー回路であり、
このエミッタから電流を引くか否かにより、このエミッ
タフォロワーを構成するトランジスタのコレクタ電位を
変化させるものである。このコレクタ電位を１例えばリ
ファレンス側とメモリ本体側で比較すれば、記憶データ
を検出できる。上記Ｙセレクタ用バイポーラトランジス
タは、そのベース側からもビット線に充電できるので、
ビット線の高速充電が可能である。

（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図はそのメモリの要部を示すが、ここで前記従来例と対
応する箇所には同一符号を付しておく、図中２１はＹセ
レクタ用ＮＰＮトランジスタ、２２は電流センス型増幅
回路、２３は差動増幅器、２４はリファレンス電位発生
回路である。

ここでメモリ本体側は、Ｙセレクタ用ＮＰＮトランジス
タ２１のエミッタをビット線３に接続し。

ベースを入力信号印加部分に接続し、コレクタをビット
信号の取り出し口２５に接続している。

電流センス型増幅回路２２は、ベース共通のＮＰＮトラ
ンジスタ２６．２７、そのコレクタ側負荷Ｒ１゜Ｒ２、
エミッタ測定電流源２８．２９よりなり、トランジスタ
２６．２７のエミッタを入力とし、コレクタを出力Ｖｏ
ｕｔ（セル本体側）　ｒ　Ｖｏｌｔ（Ｒ１（リフアレン
入側）としている。

差動増幅器２３は、増幅回路２２の出力Ｖ。ｕｔ＋Ｖｏ
ｕｔ（Ｒ）を入力としている。

リファレンス電位発生回路２４は、ベースどうし、エミ
ッタどうしがそれぞれ共通で、該エミッタ端は本体側メ
モリセル１と同一形状のダミーのメモリセル４を介して
接地されたＮＰＮトランジスタ３０、３１を有している
。トランジスタ３０のコレクタはトランジスタのエミッ
タへ接続され、トランジスタ３１のコレクタは電源ｖｃ
ｃに接続されている。

共通ベース３２への電位はトランジスタ２１への電位と
同様でよいが、ＥＦＲＯＭ等において、メモリセルのド
レイン電圧が高すぎるとソフトライトをおこすので、そ
うならないような接地（第１の電位）、電源ｖ０゜（第
２の電位）以外の第３の電位を与えることが望ましい、
この回路２２ではセル４の電流をｉ。１！■とした場合
３０．３１のエミッタ面積を等しくしダミー電流１０゜
ｊｌ（ｄ＋＝ｉｅ。口／２とした例を示しである。

第１図においてまず、Ｙセレクタ２１のベースは、非選
択状態はＯＶ、！！択状態は例えば２ｖ程度の電位に設
定する。従ってダミーセルのセレクタのベース３２も、
２ｖに設定される１選択時、ビットライン３は、ｒ２−
Ｖ［＝１．３ＶＪ程度を最大電圧とする様にクランプさ
れる。　　Ｖ［はベース、エミッタ間電圧である。今、
ビットライン３が接地レベルから上昇する最悪のアクセ
スを考える。Ｙセレクタトランジスタ２１のベース電位
がＯｖ→２ｖへと上昇すると、ビット線３はこれに伴い
ｏｖ→１．３ｖに充電される。この時の充電電流１８は
、コレクタ電流ｉｃとベース電流ｉｂの和となる。この
１０の値は、定常的には従来技術のｒｉ１＋ｉ、Ｊと同
程度のセルのコンダクタンス分で決まる値であるが、ビ
ット線を接地レベルからもちあげるなど過渡的には、大
量のベース電流ｉｂが供給され、それに伴いＲ１，トラ
ンジスタ２６．２１の低コンダクタンスの電流パスでコ
レクタ電流がビット線に流れ急速にビットｌ１Ａ３を充
電することが出来る。

次にセンス線２５の電位変化分について考える。

センス線の電位ｖｓｅｎｓａは電流センス型増幅回路２
２に用いられたパラメータにより で表わされる。ここで１０はダイオードの飽和電流、ｋ
Ｔ／ｑは常温で２５＋ｗＶ程度の値である。１ｂｉａｓ
はほぼｊ。ｅｊｌと同程度に設定されるので、セルがｒ
ｔ　ＯｎとＬＬ　Ｉ　１１状態すなわちｉ　ｃｓｊｊ：
　Ｏの場合とｌ　ｃｅｊｆｉ＝　ｉ　ｂｉａｓの場合の
センス電位の差は。

第７．８図の従来例におけるし２は、例えばｖ２＝Ｌ７
Ｖと仮定すると ｔ、　＝ＣＶ、／　ｉ　１＝１．７Ｇ／　（ｉ　ｃｅｌ
ν′２）＝３．４Ｃ：／　ｉ　ｃｅｌｌ第１図を用いた
場合のｔ２即ちｔ２は ｔ２＝Ｃ−１７ｍＶ／　１ｃｅｊｊ 従って容量を同一と仮定するとｔ２／ｌ、＝１７２００
となる。勿論電流センス型増幅器２２で得られる出力電
圧は小さく、これを最大電圧まで増幅させるには、差動
増幅器２３で表記される増幅器が必要で、この遅延を加
味しなけ九ばならない、しかし、この遅延は、電流セン
ス型増幅回路２２の出力０．５〜】−■の電位差を５ｖ
に増幅するためのもので、ａ＋Ｖレベルの増幅と異なり
、　ｔ工ｌ　ｔ、に比し十分小さくすることが出来る。

以上述べたように、本発明により高速なデータ読み取り
が可能となった。なお増幅器２２の出力Ｖｏｕｔは。

Ｖ６ｕｔ＝　ＶＣＣ−Ｒ，（ｉ　ｂｉａｓ＋　ｉ　ｃＪ
４）と表わされる。一方リファレンス側の出力ＶＯｕｔ
（１（ｌは Ｖｏｕｔ（ｐ＋＞＝Ｖｃｃ　　Ｒｚ（ｉｂｉａｓ＋１ｃ
ｅｊｊｃｄ））ここで５本体メモリセルがオンの場合、
ＶｏＬＩｔとＶｏｕｔ（Ｒ１の電位差をつける為にはｉ
ｃｅロー　ｉ　ｃｅｌｌｔｃｈとしてＲ，＞Ｒ□とする
従来の第１図のアプローチがあるが、増幅器としての対
称性を保つ為には、Ｒ１＝Ｒ１（＝Ｒ）とし、　　ｉ　
ｃｅｊｊ（ｄ）を変える。　即ちｉ　ｃａｊｊ＝　Ｋ　
ｉ　ｃｅｊＪ（ｄｒ　（０＜　Ｋ　＜　１　）とする方
が望しい、第１図の参照電位発生回路２４には、Ｋ２Ｏ
，５とした場合の回路が示しである。このに＝０．５と
した場合、　Ｖｏｕｔ　　Ｖｏｕｔ＜ｒｔ、＝０−５Ｒ
ｉ　ｃｅｊＪとなり、最も振巾差を大きくとれる。しか
し、設計上ＩＩ　ＯＩＩ側のマージンとＬＬ　Ｉ　ＩＩ
側のマージンをアンバランスにする場合があり、この場
合に即しＫの値を任意に選べる為の回路を第２図に示す
、この回路においては、センス増幅器Ｓ／Ａ側のＮＰＮ
トランジスタ３０′のエミッタサイズとｖｏ。側のトラ
ンジスタ３１’のエミッタサイズの比をｍ：ｎに表わさ
れる−　（ＳＯはマルチエミッタトランジスタ３０′ま
たは３１′の１つのエミッタ面積）ＮＰＮトランジスタ
の電流増幅率βが十分大きければエミッタ電流はコレク
タ電流とほぼ等しい、従ってセンス増幅器Ｓ／Ａ側に流
れる電流はｍ／（ｍ＋ｎ）・ｌ　ｃｅｌｌとなる・ なお、ＮＰＮのバイポーラトランジスタはサイズ的にＭ
ＯＳトランジスタより大きく、セルのピンチにはいらな
い場合がある。その場合にはＹセレクタ部分を第３図に
示す様に変型すればよい。

即ち第３図においては、ＮＭＯ８で構成されるＹセレク
タ２１工を一段通過後、　ＮＰＮ）−ランジスタのＹセ
レクタ２１□を通る回路形式になっている。

Ｙ０〜ｙｉのゲート電極は０〜５７間で振１】させても
、　ＮＰＮ　トランジスタ２１□のベース電位をおさえ
れば、ビット線は１．２ｖ近辺にクランプされる。

差動増幅器２３としては０ＭＯ３で構成された第４図の
回路を用いることが出来る。さらに、メモリのビット容
量が大きく、コレクタドツティングしたノードの容量が
、スピードに大きな影響を及ぼす場合はセンスアンプを
分割した第５図の様な読み出し回路の構成が考えられる
１図中２６１．２６□。

２７の部分は電流センス型増幅回路で、トランジスタ２
６が複数（この場合２個）である、それらの出力がＥＣ
Ｌゲート４１でマルチブレクスされ、差動増幅器２３に
より出力を得るようになっている。第１図と異なる点は
、トランジスタ２６□、２６□にそれぞれセンス回路の
セレクタ４３．４２が接続されている点である。Ｍえば
、センス回路２６□が選択されている場合には、トラン
ジスタ４３のベース電位はＩＩ　Ｌ　ＩＩ　　トランジ
スタ４２のベース電位は“Ｈ”となっており、　トラン
ジスタ２６２のエミッタに連らなるセルの状態が何であ
っても、トランジスタ２６、のコレクタ出力４４は１１
　Ｌ　ＩＦとなり、増幅器２３の出力には影響を与えな
い、　トランジスタ２６１のコレクタ出力４５は、その
トランジスタのエミッタに連らなっている選択セルめ状
態で“Ｈ”か“Ｌ”かが決まる。一方リファレンス側の
ダミーセルはアンプ２７に接続されており、このベース
４６の電位とベース４５の電位比較により増幅器２３の
出力は決定される。

以上本発明の回路により高速読み出しが可能になった。

なお本発明は実施例に限られず種々応用可能である１例
えば前述の例はシングルエンド型のメモリに適用したも
のであるが、リファランス電位発生回路側にも本体メモ
リをもって来て差動にする様なアーキテクチャ−にも適
用可能である。また第６図の如くダイオード５１．５２
があると、ビット線充電々流が抵抗Ｒ，，Ｒ，のみでな
く、ダイオード５１．５２側にも分流するため、その分
早くセンス動作が可能である。また本発明は、前述の例
のみに限られず、単なるＲＯＭ等にも適用可能である。

［発明の効果］ 以上説明した如く本発明によれば、高速読み出しが行な
える半導体記憶装置が提供できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図ないし第６
図は本発明の他の実施例を説明するための要部の回路図
、第７図は従来例の回路図、第８図は同回路の動作を示
す信号波形図である。 １・・・メモリセル、３・・・ビット線、２１．２１□
・・・セレクタ用バイポーラトランジスタ、２１．・・
・セレクタ用ＭＯＳｈランジスタ、２２・・・電流セン
ス型増幅回路、２３・・・差動増幅器、２４・・・リフ
ァレンス電位発生回路。 出願人代理人　弁理士　鈴　江　武彦 ｃｃ 第４図 第３図 第５図

Claims (6)

【特許請求の範囲】
1. （１）ＭＯＳトランジスタを含む本体側メモリセルの前
   記ＭＯＳトランジスタのドレインどうしが接続されてビ
   ット線を構成しているメモリにおいて、前記ビット線を
   エミッタに接続するか、またはＹセレクタ用トランスフ
   ァゲートを介して前記エミッタに接続し、入力信号印加
   部分をベースに接続し、ビット線信号の取り出し口をコ
   レクタとするＹセレクタ用バイポーラトランジスタを具
   備したことを特徴とする半導体記憶装置。
2. （２）前記Ｙセレクタ用バイポーラトランジスタのベー
   スに、選択的に、接地（第１の電位）、電源（第２の電
   位）以外の第３の電位を印加することを特徴とする請求
   項１に記載の半導体記憶装置。
3. （３）前記Ｙセレクタ用バイポーラトランジスタのコレ
   クタどうしを複数接続し、該コレクタの信号を電流セン
   ス型増幅回路の一端に接続し、他端にリファレンス電位
   発生回路を接続したことを特徴とする請求項１または２
   に記載の半導体記憶装置。
4. （４）前記電流センス型増幅回路は、電流センス増幅用
   バイポーラトランジスタ、そのコレクタに接続された負
   荷、エミッタに接続された定電流源を有し、前記電流セ
   ンス増幅用バイポーラトランジスタのエミッタを入力と
   し、コレクタを出力とする請求項３に記載の半導体記憶
   装置。
5. （５）前記リファレンス電位発生回路は、複数のバイポ
   ーラトランジスタを有し、これら各々のベースどうし、
   エミッタどうしはそれぞれ共通で、該エミッタ端に前記
   本体側メモリセルと同一のダミーメモリセルが接続され
   、ベースが第３の電位にバイアスされ、前記リファレン
   ス電位発生用の各バイポーラトランジスタのうちの一方
   のトランジスタのコレクタが前記電流センス型増幅回路
   のリファレンス電位発生回路側トランジスタのエミッタ
   へ、他方のトランジスタのコレクタが電流供給源に接続
   されていることを特徴とする請求項３に記載の半導体記
   憶装置。
6. （６）前記電流センス型増幅回路の負荷には、整流素子
   が並列接続されていることを特徴とする請求項４に記載
   の半導体記憶装置。