JPH065677A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065677A JPH065677A JP15926992A JP15926992A JPH065677A JP H065677 A JPH065677 A JP H065677A JP 15926992 A JP15926992 A JP 15926992A JP 15926992 A JP15926992 A JP 15926992A JP H065677 A JPH065677 A JP H065677A
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- JP
- Japan
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- power supply
- semiconductor
- pad
- semiconductor device
- wafer
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- Pending
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Abstract
(57)【要約】
【目的】 半導体装置のスクリーニングをウェハレベル
にて実施可能なウェハを提供する。 【構成】 半導体ウェハ１０内に受動デバイス領域１２
を設け、この受動デバイス領域１２内に抵抗１７、コン
デンサ１９、ヒューズ１８及び電源供給専用パッド１３
を設け、半導体ウェハ１０内の個々の半導体チップ１１
と抵抗１７、コンデンサ１９、ヒューズ１８を電気的に
接続したことを特徴とする。これにより、ウェハ段階に
てバーンイン試験が可能となる。
にて実施可能なウェハを提供する。 【構成】 半導体ウェハ１０内に受動デバイス領域１２
を設け、この受動デバイス領域１２内に抵抗１７、コン
デンサ１９、ヒューズ１８及び電源供給専用パッド１３
を設け、半導体ウェハ１０内の個々の半導体チップ１１
と抵抗１７、コンデンサ１９、ヒューズ１８を電気的に
接続したことを特徴とする。これにより、ウェハ段階に
てバーンイン試験が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体ウェハのレベルにおいてバーンインスクリー
ニングを可能とした半導体装置に関する。
に、半導体ウェハのレベルにおいてバーンインスクリー
ニングを可能とした半導体装置に関する。
【０００２】
【従来の技術】酸化、メタライズ等の一連の製造工程を
経て製造され、完成されたウェハは次の段階である組立
工程を経て、最終製品となる。
経て製造され、完成されたウェハは次の段階である組立
工程を経て、最終製品となる。
【０００３】従来、スクリーニングとして実施されるバ
ーンイン試験はこの段階にて初めて行われる。これは、
ウェハ段階やチップ段階では、量産時に対応できるよう
な被試験製品に対する電気的なコンタクト技術がなかっ
たためである。
ーンイン試験はこの段階にて初めて行われる。これは、
ウェハ段階やチップ段階では、量産時に対応できるよう
な被試験製品に対する電気的なコンタクト技術がなかっ
たためである。
【０００４】
【発明が解決しようとする課題】バーンインを実施する
と、でき映えの悪い製品は、初期不良となり、スクリー
ニングされるが、製品によってはパッケージ価格が極め
て高いものがあり、スクリーニング後の歩留低下はパッ
ケージ代の浪費となってコスト高に直結し、問題であっ
た。
と、でき映えの悪い製品は、初期不良となり、スクリー
ニングされるが、製品によってはパッケージ価格が極め
て高いものがあり、スクリーニング後の歩留低下はパッ
ケージ代の浪費となってコスト高に直結し、問題であっ
た。
【０００５】また、最近は、ユーザ側により、チップ供
給の要求も一般化しているが、従来、ウェハレベルでは
適切なスクリーニング方式が確立されていないために、
製造側として品質保証が不可能であり、チップビジネス
展開の上での大きな支障となっていた。
給の要求も一般化しているが、従来、ウェハレベルでは
適切なスクリーニング方式が確立されていないために、
製造側として品質保証が不可能であり、チップビジネス
展開の上での大きな支障となっていた。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、半導体ウェハ内にウェ
ハ段階でのバーンイン試験実施を可能にするように、抵
抗、コンデンサ、ヒューズ等の受動デバイスを備えた領
域を有し、かつ前記受動デバイスに電気的に接続する配
線及び電源供給専用パッドを備えて構成される。
に、本発明による半導体装置は、半導体ウェハ内にウェ
ハ段階でのバーンイン試験実施を可能にするように、抵
抗、コンデンサ、ヒューズ等の受動デバイスを備えた領
域を有し、かつ前記受動デバイスに電気的に接続する配
線及び電源供給専用パッドを備えて構成される。
【０００８】また、本発明に係る半導体装置はウェハ内
の半導体チップ内の電源端子と電源供給専用パッドの間
にヒューズや抵抗を直列接続したことを並びに電源供給
専用パッド間にコンデンサを直列接続したことを特徴と
する。
の半導体チップ内の電源端子と電源供給専用パッドの間
にヒューズや抵抗を直列接続したことを並びに電源供給
専用パッド間にコンデンサを直列接続したことを特徴と
する。
【０００９】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１０】図１は本発明に係る半導体ウェハの一実施
例を示す表面図である。
例を示す表面図である。
【００１１】図１を参照するに、半導体ウェハ１０内に
は、個々の半導体チップ１１、受動デバイスエリア１
２、及び電源供給専用パッド１３が設けられている。な
お、１４、１５、１６は、それぞれ半導体チップ１１内
の電源（Ｖｃｃ）パッド１４、入力パッド１５、電源
（ＧＮＤ）パッド１６を示す。
は、個々の半導体チップ１１、受動デバイスエリア１
２、及び電源供給専用パッド１３が設けられている。な
お、１４、１５、１６は、それぞれ半導体チップ１１内
の電源（Ｖｃｃ）パッド１４、入力パッド１５、電源
（ＧＮＤ）パッド１６を示す。
【００１２】図２は、受動デバイスエリア１２内に抵抗
１７、ヒューズ１８、コンデンサ１９を設け、それらを
電源供給専用パッド１３と電気的に接続した状態を示す
表面図である。なお、ヒューズ１８は、半導体チップの
最大電源電流設計値の２倍以上の電流が流れると切れる
容量である。また、図では、抵抗１７、ヒューズ１８、
コンデンサ１９とも全て電気記号で示している。
１７、ヒューズ１８、コンデンサ１９を設け、それらを
電源供給専用パッド１３と電気的に接続した状態を示す
表面図である。なお、ヒューズ１８は、半導体チップの
最大電源電流設計値の２倍以上の電流が流れると切れる
容量である。また、図では、抵抗１７、ヒューズ１８、
コンデンサ１９とも全て電気記号で示している。
【００１３】ウェハ段階でバーンインを実施するには、
ウェハへの電源供給は外部からのプローブをウェハ上の
パッドに機械的に接触することで行われる。バーンイン
中は、ウェハ内の半導体チップ１１の自己発熱や外部か
らの加熱のために、半導体ウェハ１０は熱膨張する。
ウェハへの電源供給は外部からのプローブをウェハ上の
パッドに機械的に接触することで行われる。バーンイン
中は、ウェハ内の半導体チップ１１の自己発熱や外部か
らの加熱のために、半導体ウェハ１０は熱膨張する。
【００１４】従来、バーンインを行っているチップのパ
ッドが小さいために、この熱膨張によりバイアス印加の
ため使用するプローグがずれて接触不良をおこし、この
ためにウェハレベルでのバーンインの量産適用は不可能
であった。
ッドが小さいために、この熱膨張によりバイアス印加の
ため使用するプローグがずれて接触不良をおこし、この
ためにウェハレベルでのバーンインの量産適用は不可能
であった。
【００１５】本発明では図１に示すごとく、チップ面積
以上の大型の電源供給専用パッド１３を有するために、
このようなバーンイン実施上の不具合は発生しない。
以上の大型の電源供給専用パッド１３を有するために、
このようなバーンイン実施上の不具合は発生しない。
【００１６】また、ウェハ段階では半導体ウェハ１０内
の半導体チップ１１に多分に不具合が含まれる。それら
の不具合のうち、電源間ショートが含まれていた場合に
は、従来の方法では、外部の供給電源のオーバロード
や、半導体チップ１の焼損が発生するが、本発明の場合
には、半導体チップ１１の電源（Ｖｃｃ）パッド１４に
直列接続される配線にヒューズ１８が挿入されているた
めに、万一チップに電源間ショートが発生していてもヒ
ューズ１８が作動し、該当チップへの電流供給は断たれ
るので、バーンイン実施上何ら支障がない。
の半導体チップ１１に多分に不具合が含まれる。それら
の不具合のうち、電源間ショートが含まれていた場合に
は、従来の方法では、外部の供給電源のオーバロード
や、半導体チップ１の焼損が発生するが、本発明の場合
には、半導体チップ１１の電源（Ｖｃｃ）パッド１４に
直列接続される配線にヒューズ１８が挿入されているた
めに、万一チップに電源間ショートが発生していてもヒ
ューズ１８が作動し、該当チップへの電流供給は断たれ
るので、バーンイン実施上何ら支障がない。
【００１７】さらに、半導体チップ１１の入力パッド１
５には抵抗を介して電源が供給され、かつ半導体チップ
１１の電源（Ｖｃｃ）パッド１４と電源（ＧＮＤ）パッ
ド１６の間にコンデンサ１９が挿入されているたるに、
これらが、バーンイン中の半導体チップ１に対しての保
護素子として作用するために、バーンイン実施による個
々の半導体チップ１１の破壊も防止することができる。
５には抵抗を介して電源が供給され、かつ半導体チップ
１１の電源（Ｖｃｃ）パッド１４と電源（ＧＮＤ）パッ
ド１６の間にコンデンサ１９が挿入されているたるに、
これらが、バーンイン中の半導体チップ１に対しての保
護素子として作用するために、バーンイン実施による個
々の半導体チップ１１の破壊も防止することができる。
【００１８】なお、ヒューズ１８、コンデンサ１９、抵
抗１７や電源供給専用パッド１３は半導体チップ１１の
製造と同時に作ることが可能であるし、個々の半導体チ
ップ１１から受動デバイスエリア１２へ向かう配線につ
いては、ウェハレベルでの機能試験実施前にレーザで配
線カットしたり、バーンイン後さらにＰＲ工程を経て、
配線除去し、個々のチップを電気的に分離すればよい。
これらの手法は、現在のＬＳＩの製造工程として一般化
されている技術であり、本発明を実施する上で何ら支障
にならない。
抗１７や電源供給専用パッド１３は半導体チップ１１の
製造と同時に作ることが可能であるし、個々の半導体チ
ップ１１から受動デバイスエリア１２へ向かう配線につ
いては、ウェハレベルでの機能試験実施前にレーザで配
線カットしたり、バーンイン後さらにＰＲ工程を経て、
配線除去し、個々のチップを電気的に分離すればよい。
これらの手法は、現在のＬＳＩの製造工程として一般化
されている技術であり、本発明を実施する上で何ら支障
にならない。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
半導体ウェハ内に受動デバイス領域と受動デバイスに電
気的に接続する配線及び電源供給専用パッドを有し、か
つ電源供給専用パッドと半導体チップの間に抵抗、コン
デンサ、ヒューズを直列接続しているので、ウェハ段階
にてバーンインが可能となる。
半導体ウェハ内に受動デバイス領域と受動デバイスに電
気的に接続する配線及び電源供給専用パッドを有し、か
つ電源供給専用パッドと半導体チップの間に抵抗、コン
デンサ、ヒューズを直列接続しているので、ウェハ段階
にてバーンインが可能となる。
【図１】本発明の一実施例を示す表面図である。
【図２】図１に示した半導体ウェハに受動素子を加え、
配線した状態を示す半導体ウェハの表面図である。
配線した状態を示す半導体ウェハの表面図である。
１０…半導体ウェハ １１…半導体チップ １２…受動デバイスエリア １３…電源供給専用パッド １４…電源（Ｖｃｃ）パッド １５…入力パッド １６…電源（ＧＮＤ）パッド １７…抵抗 １８…ヒューズ １９…コンデンサ
Claims (4)
- 【請求項１】 酸化、拡散、メタライズ等の工程を経て
形成された、抵抗、コンデンサ、トランジスタ及び配線
層で構成される半導体チップを有する半導体ウェハにお
いて、半導体チップ領域と区分した領域を有し、この領
域に抵抗、コンデンサ、ヒューズ等の受動デバイスを備
え、かつ前記受動デバイスに電気的に接続する配線及び
電源供給専用パッドを備えることを特徴とする半導体装
置。 - 【請求項２】 前記半導体チップ内の電源供給端子と前
記電源供給専用パッドとの間に半導体チップの最大電源
電流設計値の２倍以上の電流が流れると溶断するヒュー
ズを直列接続したことを更に特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記半導体チップ内の入出力端子と前記
電源供給専用パッドとの間に抵抗を直列接続したことを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記電源供給専用パッド間にコンデンサ
を直列接続したことを更に特徴とする請求項１に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15926992A JPH065677A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15926992A JPH065677A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065677A true JPH065677A (ja) | 1994-01-14 |
Family
ID=15690085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15926992A Pending JPH065677A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065677A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
| KR100442699B1 (ko) * | 2002-07-19 | 2004-08-02 | 삼성전자주식회사 | 인접 수동소자 칩이 전기적으로 연결된 웨이퍼, 수동소자및 이를 이용한 반도체 패키지 |
| DE102004012238A1 (de) * | 2004-03-12 | 2005-09-29 | Infineon Technologies Ag | Anordnung von Halbleiterbauelementen in einem Wafer |
| US7019676B2 (en) | 2003-06-12 | 2006-03-28 | Matsushita Electric Industrial Co, Ltd. | D/A converter |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| JP2011035036A (ja) * | 2009-07-30 | 2011-02-17 | Fujitsu Semiconductor Ltd | スクライブコーナモニタ、半導体ウェーハ及びモニタ方法 |
-
1992
- 1992-06-18 JP JP15926992A patent/JPH065677A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| US7642551B2 (en) | 1998-12-28 | 2010-01-05 | Fujitsu Microelectronics Limited | Wafer-level package having test terminal |
| US6459285B1 (en) | 1999-03-15 | 2002-10-01 | Nec Corporation | Burn-in apparatus for screening plurality of semiconductor devices |
| KR100442699B1 (ko) * | 2002-07-19 | 2004-08-02 | 삼성전자주식회사 | 인접 수동소자 칩이 전기적으로 연결된 웨이퍼, 수동소자및 이를 이용한 반도체 패키지 |
| US7019676B2 (en) | 2003-06-12 | 2006-03-28 | Matsushita Electric Industrial Co, Ltd. | D/A converter |
| DE102004012238A1 (de) * | 2004-03-12 | 2005-09-29 | Infineon Technologies Ag | Anordnung von Halbleiterbauelementen in einem Wafer |
| JP2011035036A (ja) * | 2009-07-30 | 2011-02-17 | Fujitsu Semiconductor Ltd | スクライブコーナモニタ、半導体ウェーハ及びモニタ方法 |
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