JPH0740583B2 - 半導体装置の試験方法及びその実施用ウエハ - Google Patents
半導体装置の試験方法及びその実施用ウエハInfo
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- JPH0740583B2 JPH0740583B2 JP61064107A JP6410786A JPH0740583B2 JP H0740583 B2 JPH0740583 B2 JP H0740583B2 JP 61064107 A JP61064107 A JP 61064107A JP 6410786 A JP6410786 A JP 6410786A JP H0740583 B2 JPH0740583 B2 JP H0740583B2
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- wafer
- semiconductor device
- semiconductor
- chip
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の試験方法に関し、特に、半導体
装置の通電エージング又は電気的特性試験技術に適用し
て有効な技術に関するものである。
装置の通電エージング又は電気的特性試験技術に適用し
て有効な技術に関するものである。
［従来技術］ バイポーラ型半導体装置に電源を印加しつつ恒温放置す
る加速試験（エージング試験の一種）を行おうとする場
合、ウエハ上の全チップに電源を供給することができな
かったため、パッケージ後の組立品に対してのみ通電エ
ージングが行われる。
る加速試験（エージング試験の一種）を行おうとする場
合、ウエハ上の全チップに電源を供給することができな
かったため、パッケージ後の組立品に対してのみ通電エ
ージングが行われる。
［発明が解決しよとする問題点］ しかしながら、前記パッケージ後の組立品に対してのみ
エージングを行うのでは、エージング不良の要素がある
チップに対しても組立を行わなければならないため、パ
ッケージングのコストが高くなるという問題が生ずる。
エージングを行うのでは、エージング不良の要素がある
チップに対しても組立を行わなければならないため、パ
ッケージングのコストが高くなるという問題が生ずる。
また、１パッケージに複数のチップをマウントする製品
の場合、エージング歩留りが激減するという問題が生ず
る。
の場合、エージング歩留りが激減するという問題が生ず
る。
本発明の目的は、半導体装置の通電エージング及びプロ
ーブ試験のような電気的特性試験を効率よく行うことが
できる技術を提供することにある。
ーブ試験のような電気的特性試験を効率よく行うことが
できる技術を提供することにある。
本発明の他の目的は、無駄なパッケージングを低減する
ことができる技術を提供することにある。
ことができる技術を提供することにある。
本発明の他の目的は、半導体装置のコストを低減するこ
とができる技術を提供することにある。
とができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［問題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体チップの通電エージングをウエハ状態
で行う過程と、該過程の後プローブ検査のような電気的
特性の検査を行う過程とから成る半導体装置の試験方法
である。
で行う過程と、該過程の後プローブ検査のような電気的
特性の検査を行う過程とから成る半導体装置の試験方法
である。
［作用］ 前記した手段によれば、例えば、バイポーラ型半導体装
置に電源を印加しつつ恒温放置する加速試験を行う場
合、ウエハ上の全チップに電源を供給してウエハ状態で
のエージング及び電気的特性検査を可能とすることによ
り、前記目的を達成するものである。
置に電源を印加しつつ恒温放置する加速試験を行う場
合、ウエハ上の全チップに電源を供給してウエハ状態で
のエージング及び電気的特性検査を可能とすることによ
り、前記目的を達成するものである。
以下、本発明の一実施例を図面を用いて説明する。
なお、実施例を説明するための全図において、同一の機
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。
［実施例］ 第１図乃至第３図は、本発明の一実施例のバイポーラLS
I等の半導体装置の試験方法を説明するための図であ
り、 第１図は、その試験方法を実施するためのウエハの構成
を示す平面図、 第２図は、第１図に示すウエハ上の各々のチップに電源
を供給する場合に他のチップに対する電源供給を保障す
る保障回路を設けた構成を示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。
I等の半導体装置の試験方法を説明するための図であ
り、 第１図は、その試験方法を実施するためのウエハの構成
を示す平面図、 第２図は、第１図に示すウエハ上の各々のチップに電源
を供給する場合に他のチップに対する電源供給を保障す
る保障回路を設けた構成を示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。
第１図において、半導体ウエハ１は、後で複数の半導体
チップに分割されるべき複数の集積回路が設けられてい
る。各半導体集積回路の相互間には、スクライブ領域が
設定される。なお、以下の説明においては、後で、半導
体チップに分割されるべき半導体ウエハ１の部分を便宜
上半導体チップもしくはチップと称することとする。
チップに分割されるべき複数の集積回路が設けられてい
る。各半導体集積回路の相互間には、スクライブ領域が
設定される。なお、以下の説明においては、後で、半導
体チップに分割されるべき半導体ウエハ１の部分を便宜
上半導体チップもしくはチップと称することとする。
本実施例の半導体装置の試験方法において、それに用い
られる半導体ウエハ１は、第１図に示すように、その表
面に設定されるスクライブ領域上に、複数の共通電源線
2Aと2Bが二層配線構造をもって設けられ、夫々の共通電
源線2Aはパッド3Aに電気的に接続され、共通電源線2Bは
パッド3Bに電気的に接続されている。そして、パッド3A
には高電位の電源が供給され、共通電源線2B及びパッド
3Bには低電位の電源が接続されている。これらの共通電
源線2Aには、第２図に示すように、半田バンプ電極のよ
うな突起電極4Bを通して各々のチップ５内の内部回路5A
が電気的に接続され、高電位の電源が供給されるように
なっている。また、共通電源線2Bには、半田バンプ電極
等の突起電極4Aを通して各々のチップ５内の内部回路5A
が電気的に接続され、低電位（接地電源を含む）が供給
されるようになっている。
られる半導体ウエハ１は、第１図に示すように、その表
面に設定されるスクライブ領域上に、複数の共通電源線
2Aと2Bが二層配線構造をもって設けられ、夫々の共通電
源線2Aはパッド3Aに電気的に接続され、共通電源線2Bは
パッド3Bに電気的に接続されている。そして、パッド3A
には高電位の電源が供給され、共通電源線2B及びパッド
3Bには低電位の電源が接続されている。これらの共通電
源線2Aには、第２図に示すように、半田バンプ電極のよ
うな突起電極4Bを通して各々のチップ５内の内部回路5A
が電気的に接続され、高電位の電源が供給されるように
なっている。また、共通電源線2Bには、半田バンプ電極
等の突起電極4Aを通して各々のチップ５内の内部回路5A
が電気的に接続され、低電位（接地電源を含む）が供給
されるようになっている。
また、前記各々のチップ５内の内部回路５の突起電極4B
と突起電極4Cの間には、第３図に示すように、チップ内
の電源短絡が生じた場合、他のチップに対する電源供給
を保障する第１保障回路６及びプローブ検査のような検
査時に他のチップに電源が供給されないようにする第２
保障回路７が直列に設けられている。
と突起電極4Cの間には、第３図に示すように、チップ内
の電源短絡が生じた場合、他のチップに対する電源供給
を保障する第１保障回路６及びプローブ検査のような検
査時に他のチップに電源が供給されないようにする第２
保障回路７が直列に設けられている。
前記第１保障回路６は、例えばヒューズを用いる。ま
た、第２保障回路７は、例えばダイオードを用いる。
た、第２保障回路７は、例えばダイオードを用いる。
次に、本発明の半導体装置の試験方法について説明す
る。
る。
第１図乃至第３図において、パッド3A及び3Bを図示して
いない電源ソケットの電極と接触させ、ウエハ１上の各
々チップ５内の内部回路5Aに電源を供給した状態で、恒
温槽に投入することにより、通電エージングを行う。こ
の時、チップ５内で電源ショートとなる不良があった場
合、過大電流によって第１保障回路６のヒューズが溶断
するため、他のチップに対する電源供給は保障される。
いない電源ソケットの電極と接触させ、ウエハ１上の各
々チップ５内の内部回路5Aに電源を供給した状態で、恒
温槽に投入することにより、通電エージングを行う。こ
の時、チップ５内で電源ショートとなる不良があった場
合、過大電流によって第１保障回路６のヒューズが溶断
するため、他のチップに対する電源供給は保障される。
また、エージングの前後にプローブ検査をする場合に
は、突起電極4Aと4Cを用いれば、ダイオード７により電
源電位（例えば、５ボルトとする）が他のチップに流入
することを防止することができる。エージング及び電気
的特性検査が行われた半導体ウエハ１は、その後、複数
の半導体チップに分割される。分割によって得られた複
数の半導体チップのうち、上記検査において合格した半
導体チップがその後の半導体装置もしくは半導体集積回
路の組み立てに用いられる。
は、突起電極4Aと4Cを用いれば、ダイオード７により電
源電位（例えば、５ボルトとする）が他のチップに流入
することを防止することができる。エージング及び電気
的特性検査が行われた半導体ウエハ１は、その後、複数
の半導体チップに分割される。分割によって得られた複
数の半導体チップのうち、上記検査において合格した半
導体チップがその後の半導体装置もしくは半導体集積回
路の組み立てに用いられる。
このようにしてウエハ１上の各チップ５に対するエージ
ング及びプローブ試験のような電気的特性検査をウエハ
状態のままで行うことができるので、ストレスに弱いチ
ップを組立前に発見することができる。これにより無駄
なパッケージングを行わずにすみ、半導体装置のコスト
の低減を図ることができる。
ング及びプローブ試験のような電気的特性検査をウエハ
状態のままで行うことができるので、ストレスに弱いチ
ップを組立前に発見することができる。これにより無駄
なパッケージングを行わずにすみ、半導体装置のコスト
の低減を図ることができる。
以上本発明を実施例にもとずき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要
旨を変形し得ることはいうまでもない。
発明は、前記実施例に限定されるものではなく、その要
旨を変形し得ることはいうまでもない。
例えば、本発明は、バイポーラマルチチップモジュール
にも適用できる。用語スクライブラインもしくはスクラ
イブ領域は、単なる分離領域を意味しているにすぎず制
限的ではない。すなわち、半導体ウエハ１の半導体ペレ
ットへの分割は、例えばダイヤモンドから成るようなス
クレーパによってスクライブ領域にスクライブ痕を与
え、その後クラッキングする方法や適当なダイシングブ
レードによってスクライブ領域を切削除去するいわゆる
ダイシング法によって行うことができる。
にも適用できる。用語スクライブラインもしくはスクラ
イブ領域は、単なる分離領域を意味しているにすぎず制
限的ではない。すなわち、半導体ウエハ１の半導体ペレ
ットへの分割は、例えばダイヤモンドから成るようなス
クレーパによってスクライブ領域にスクライブ痕を与
え、その後クラッキングする方法や適当なダイシングブ
レードによってスクライブ領域を切削除去するいわゆる
ダイシング法によって行うことができる。
［発明の効果］ 本願によって開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、半導体チップの通電エージングをウエハ状態
で行う過程と、該過程の前後に電気的特性検査を行う過
程とから成る半導体装置の試験方法により、ウエハ上の
各チップに対するエージング及び電気的特性試験をウエ
ハ状態のままで行うことができるので、ストレスに弱い
チップを組立前に発見することができる。これにより無
駄なパッケージングを行わずにすみ、半導体装置のコス
トの低減を図ることができる。
で行う過程と、該過程の前後に電気的特性検査を行う過
程とから成る半導体装置の試験方法により、ウエハ上の
各チップに対するエージング及び電気的特性試験をウエ
ハ状態のままで行うことができるので、ストレスに弱い
チップを組立前に発見することができる。これにより無
駄なパッケージングを行わずにすみ、半導体装置のコス
トの低減を図ることができる。
第１図は、本発明の実施例の試験方法を実施するための
ウエハの構成を示す平面図、第２図は、第１図に示すウ
エハ上の各々のチップに電源を供給する場合に他のチッ
プに対する電源供給を保障する保障回路を設けた構成を
示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。 図中、１…ウエハ、2A,2B…共通電源線、3A,3B…パッ
ド、4A乃至4B…突起電極、５…チップ、5A…チップ内内
部回路、６…第１保障回路、７…第２保障回路である。
ウエハの構成を示す平面図、第２図は、第１図に示すウ
エハ上の各々のチップに電源を供給する場合に他のチッ
プに対する電源供給を保障する保障回路を設けた構成を
示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。 図中、１…ウエハ、2A,2B…共通電源線、3A,3B…パッ
ド、4A乃至4B…突起電極、５…チップ、5A…チップ内内
部回路、６…第１保障回路、７…第２保障回路である。
Claims (4)
- 【請求項１】半導体チップの通電エージングをウエハ状
態で行う過程と、該過程の前後に電気的特性の検査を行
う過程とから成る半導体装置の試験方法。 - 【請求項２】半導体チップの通電エージングをウエハ状
態で行う過程と、該過程の前後に電気的特性の検査を行
う過程とから成る半導体装置の試験方法にて試験される
半導体ウエハを含み、スクライブライン上に各半導体チ
ップへの電源供給配線を設けたことを特徴とする半導体
装置の試験方法の実施用ウエハ。 - 【請求項３】ウエハ上の半導体チップ内の電源短絡が生
じた場合、他の半導体チップに対する電源供給を保障す
る第１保障回路を有することを特徴とする特許請求の範
囲第２項記載の半導体装置の試験方法の実施用ウエハ。 - 【請求項４】上記電気的特性の検査時に他の半導体チッ
プに電源が供給されないようにする第２保障回路を設け
たことを特徴とする特許請求の範囲第２項記載の半導体
装置の試験方法の実施用ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064107A JPH0740583B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の試験方法及びその実施用ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064107A JPH0740583B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の試験方法及びその実施用ウエハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221126A JPS62221126A (ja) | 1987-09-29 |
| JPH0740583B2 true JPH0740583B2 (ja) | 1995-05-01 |
Family
ID=13248520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064107A Expired - Lifetime JPH0740583B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の試験方法及びその実施用ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740583B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| JPH0653299A (ja) * | 1992-07-31 | 1994-02-25 | Tokyo Electron Yamanashi Kk | バーンイン装置 |
-
1986
- 1986-03-24 JP JP61064107A patent/JPH0740583B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221126A (ja) | 1987-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |