JP2011035036A - スクライブコーナモニタ、半導体ウェーハ及びモニタ方法 - Google Patents
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Abstract
【解決手段】 半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと、前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第1の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第2の端子とを設ける。
【選択図】 図1
Description
ΔC/C=2(V1−V2−V3+V4)/(V1−V2+V3−V4)
から、プラズマ処理の影響を判定する工程とを備えたモニタ方法が提供される。
ステップ1:まず、入力端子Vin2をVS1に固定した状態で、入力端子Vin1にVHを印加し、出力端子Vout側に1μA程度の電流Iを流し込み、Hi状態の出力端子Voutにおける出力電圧V1を測定する。
ステップ2:次いで、入力端子Vin2をVS1のままにした状態で、入力端子Vin1に印加する電位をVLに下げて、出力端子Vout側に電流Iを流し込み、Lo状態の出力端子Voutにおける出力電圧V2を測定する。
ステップ3:まず、入力端子Vin1をVS1に固定した状態で、入力端子Vin2にVHを印加し、出力端子Vout側に電流Iを流し込み、Hi状態の出力端子Voutにおける出力電圧V3を測定する。
ステップ4:次いで、入力端子Vin1をVS1のままにした状態で、入力端子Vin2に印加する電位をVLに下げて、出力端子Vout側に電流Iを流し込み、Lo状態の出力端子Voutにおける出力電圧V4を測定する。
ステップ5:測定した出力電圧V1,V2,V3,V4から、
ΔC/C=2(V1−V2−V3+V4)/(V1−V2+V3−V4)
を求める。一対の大容量キャパシタ31,32のサイズ及び表面準位等が同じであれば、容量も同じとなり、V1=V3,V2=V4となるので、ΔC/C=0となる。したがって、ΔC/Cはプラズマ処理に伴う加工バラツキや表面準位等への影響を表す指標となる。したがって、良否の判定基準としてΔC/C=±10%の範囲、より好適には、ΔC/C=±5%の範囲を合格とする。なお、10%以上のズレが生ずると高精度のアナログ回路として設計要求値が満たせないことが経験的に確認されている。
S1=C1/(C1+C2+Cpar)
で表される。この勾配S1は、Vin1の電圧をスイープすることで得られる。また、Vin1を固定電位とした場合の勾配S2は、
S2=C2/(C1+C2+Cpar)
となる。これらの勾配S1,S2は、一対の大容量キャパシタ31,32とトランジスタ7の特性の電圧依存性を表す。
ΔC/C=2(V1−V2−V3+V4)/(V1−V2+V3−V4)
として求める。
S1=C1/(C1+C2+Cpar)
として求まる。なお、Vin1側を固定バイアスとした場合の曲線の傾きS2は、
S2=C2/(C1+C2+Cpar)
として求まる。図17(a)においては、VL時とLH時に明らかに特性差が出ていることから、最終的には、高耐圧pチャネル型トランジスタのカットオフ領域に異常が発生していることが分かる。
(付記1) 半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第1の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第2の端子とを有することを特徴とするスクライブコーナモニタ。
(付記2) 前記各キャパシタの面積が、前記各キャパシタと接続された絶縁ゲート型トランジスタのゲート部の面積の300倍以上であることを特徴とする付記1に記載のスクライブコーナモニタ。
(付記3) 前記各キャパシタと接続された絶縁ゲート型トランジスタの耐圧が、前記スクライブ領域の素子形成領域に形成された他の絶縁ゲート型トランジスタの耐圧より高いことを特徴とする付記1または2に記載のスクライブコーナモニタ。
(付記4) 前記各キャパシタと接続された絶縁ゲート型トランジスタが、pチャネル型トランジスタであることを特徴とする付記3に記載のスクライブコーナモニタ。
(付記5) 付記1乃至付記4のいずれか1に記載のスクライブコーナモニタを前記スクライブ領域に有する半導体ウェーハ。
(付記6) 半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと、前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第1の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第2の端子とを有するスクライブコーナモニタの前記第1の端子を固定電位として前記第2の端子に第1の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V1を測定する第1の工程と、前記第1の端子を固定電位として前記第2の端子に第1の電位とは異なる第2の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V2を測定する第2の工程と、前記第2の端子を固定電位として前記第1の端子に前記第1の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V3を測定する第3の工程と、前記第2の端子を固定電位として前記第1の端子に前記第2の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V4を測定する第4の工程と、 前記測定した出力電圧V1,V2,V3,V4を基にして求めた
ΔC/C=2(V1−V2−V3+V4)/(V1−V2+V3−V4)
から、プラズマ処理の影響を判定する工程とを備えたモニタ方法。
(付記7) 前記固定電位を第3の電位として前記第1の工程から前記第4の工程を行って、前記第1の電位と前記第2の電位に対する前記出力電圧の第1の勾配を求める工程と、前記固定電位を第3の電位と異なる第4の電位として前記第1の工程から前記第4の工程を行って、前記第1の電位と前記第2の電位に対する前記出力電圧の第2の勾配を求める工程とを有することを特徴とする付記6に記載のモニタ方法。
2 フィールド絶縁膜
31,32 大容量キャパシタ
41,42 上部電極
51,52 誘電体膜
61,62 下部電極
7 トランジスタ
8 ウエル領域
9 ゲート絶縁膜
10 ゲート電極
11 サイドウォール
12 ソース領域
13 ドレイン領域
14 ウエルコンタクト領域
15 定電流源
21 PCM
22,23 SCM
31 シリコン基板
32 p型エピタキシャル層
33 フィールド絶縁膜
34,35 n型ウエル領域
36,37 p型ウエル領域
38 ゲート絶縁膜
39 ノン・ドープ多結晶シリコン層
40,52,58,62 レジストパターン
41,53,59 Asイオン
42 n+ 型多結晶シリコン層
43 SiO2膜
441,442 上部電極
451,452 誘電体膜
46 Ti膜
471,472 下部電極
481,482 大容量キャパシタ
49,40,51 ゲート電極
54,55 n型エクステンション領域
56 酸素プラズマ
57 サイドウォール
60,61 n+ 型ソース・ドレイン領域
63 Bイオン
64 p+ 型ソース領域
65 p+ 型ドレイン領域
66 p+ 型コンタクト領域
67 n+ 型コンタクト領域
Claims (5)
- 半導体基板と、
前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された一対のキャパシタと、
前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、 前記各キャパシタの上部電極を接続する接続配線と、
前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、
前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第1の端子と、 前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第2の端子と、を有することを特徴とするスクライブコーナモニタ。 - 前記各キャパシタの面積が、前記各キャパシタと接続された絶縁ゲート型トランジスタのゲート部の面積の300倍以上であることを特徴とする請求項1に記載のスクライブコーナモニタ。
- 前記各キャパシタと接続された絶縁ゲート型トランジスタの耐圧が、前記スクライブ領域の素子形成領域に形成された他の絶縁ゲート型トランジスタの耐圧より高いことを特徴とする請求項1または2に記載のスクライブコーナモニタ。
- 請求項1乃至請求項3のいずれか1項に記載のスクライブコーナモニタを前記スクライブ領域に有する半導体ウェーハ。
- 半導体基板と、
前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された一対のキャパシタと、
前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、 前記各キャパシタの上部電極を接続する接続配線と、
前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、
前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第1の端子と、 前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第2の端子と
を有するスクライブコーナモニタの前記第1の端子を固定電位として前記第2の端子に第1の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V1を測定する第1の工程と、
前記第1の端子を固定電位として前記第2の端子に第1の電位とは異なる第2の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V2を測定する第2の工程と、
前記第2の端子を固定電位として前記第1の端子に前記第1の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V3を測定する第3の工程と、 前記第2の端子を固定電位として前記第1の端子に前記第2の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧V4を測定する第4の工程と、 前記測定した出力電圧V1,V2,V3,V4を基にして求めた
ΔC/C=2(V1−V2−V3+V4)/(V1−V2+V3−V4)
から、プラズマ処理の影響を判定する工程と
を備えたモニタ方法。
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JP2005283389A (ja) * | 2004-03-30 | 2005-10-13 | Seiko Epson Corp | 半導体装置及び半導体ウェハ |
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