JPH0637159A - 半導体素子の選別方法 - Google Patents
半導体素子の選別方法Info
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- JPH0637159A JPH0637159A JP19033592A JP19033592A JPH0637159A JP H0637159 A JPH0637159 A JP H0637159A JP 19033592 A JP19033592 A JP 19033592A JP 19033592 A JP19033592 A JP 19033592A JP H0637159 A JPH0637159 A JP H0637159A
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- JP
- Japan
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- semiconductor
- gnd
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- semiconductor device
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 共通な電源とGNDに各半導体チップを配線
し、過電流を生ずる不良半導体チップが存在しても、プ
リテストなしで高品質な同時測定選別を可能とする点。 【構成】 共通の電源及びGNDを被測定半導体素子の
対応端子に配線し、前記電源と被測定半導体素子間の配
線に前記電源の短絡により稼働する切断機構を設置する
ことによりプリテストなしで高品質な同時選別を可能と
する。また、セルフテスト回路を組込んだ半導体素子に
対しては、テストイネイブル信号発生回路を設けて測定
選別を行い、出力端子からのフェイル信号により切断機
構を設置する。このような切断機構は、被測定半導体素
子のダイシングラインに、TCPにあってはテープの余
白に設け、共通の電源及びGNDから電位を印加して測
定選別する。
し、過電流を生ずる不良半導体チップが存在しても、プ
リテストなしで高品質な同時測定選別を可能とする点。 【構成】 共通の電源及びGNDを被測定半導体素子の
対応端子に配線し、前記電源と被測定半導体素子間の配
線に前記電源の短絡により稼働する切断機構を設置する
ことによりプリテストなしで高品質な同時選別を可能と
する。また、セルフテスト回路を組込んだ半導体素子に
対しては、テストイネイブル信号発生回路を設けて測定
選別を行い、出力端子からのフェイル信号により切断機
構を設置する。このような切断機構は、被測定半導体素
子のダイシングラインに、TCPにあってはテープの余
白に設け、共通の電源及びGNDから電位を印加して測
定選別する。
Description
【0001】
【産業上の利用分野】本発明は、半導体素子の選別方法
に係わり、特に、半導体ウエハー試験、TCP(Tap
e Carries Package)テストを含むバ
ーンイン(Burn In)テストに好適する。
に係わり、特に、半導体ウエハー試験、TCP(Tap
e Carries Package)テストを含むバ
ーンイン(Burn In)テストに好適する。
【0002】
【従来の技術】受動素子や能動素子などの一種以上を造
り込んだ半導体ウエーハにあっては、ダイシングライン
(Dicing Line)に前記受動素子や能動素子
用電源ならびにGNDを配置して電気的に接続し、これ
から半導体ウエーハに区別される複数個の半導体チップ
に所定の電圧を供給する。しかし、個別または複数個の
半導体チップに同時に所定の電圧を供給して測定を行っ
て選別している。
り込んだ半導体ウエーハにあっては、ダイシングライン
(Dicing Line)に前記受動素子や能動素子
用電源ならびにGNDを配置して電気的に接続し、これ
から半導体ウエーハに区別される複数個の半導体チップ
に所定の電圧を供給する。しかし、個別または複数個の
半導体チップに同時に所定の電圧を供給して測定を行っ
て選別している。
【0003】半導体素子の集積度の向上により出現した
多ピン素子に備えてて、いわゆるテープキャリイ方式に
よる組立方式も、従来のリードフレーム方式と共に利用
されている。
多ピン素子に備えてて、いわゆるテープキャリイ方式に
よる組立方式も、従来のリードフレーム方式と共に利用
されている。
【0004】テープキャリイ方式により半導体素子を組
立る際には、公知の例えば印刷手法などによりテープの
両側に電源やGND(グランド)を設置して、前記受動
素子や能動素子用電源ならびにGND間を電気的に接続
して所定の電位を供給する。測定選別の結果、予定の特
性が得られない半導体チップには、いわゆるフエイル
(Fail)マークを付けて後工程に送る方式が採られ
ている。
立る際には、公知の例えば印刷手法などによりテープの
両側に電源やGND(グランド)を設置して、前記受動
素子や能動素子用電源ならびにGND間を電気的に接続
して所定の電位を供給する。測定選別の結果、予定の特
性が得られない半導体チップには、いわゆるフエイル
(Fail)マークを付けて後工程に送る方式が採られ
ている。
【0005】図1には、テープキャリイに被測定半導体
素子1を設置した状態を平面図により示した。即ち、例
えばポリイミド樹脂から成りフイルム状のテープキャリ
イ2長手方向の端部には、等ピッチの透孔Aを設けて、
いわゆるテーピング工程に備え、その一方の端部に沿っ
てGND配線3を、他方の端部に沿ってVd d ライン即
ち電源用配線4を設け、両配線3、4に被測定半導体素
子1を電気的に接続する。
素子1を設置した状態を平面図により示した。即ち、例
えばポリイミド樹脂から成りフイルム状のテープキャリ
イ2長手方向の端部には、等ピッチの透孔Aを設けて、
いわゆるテーピング工程に備え、その一方の端部に沿っ
てGND配線3を、他方の端部に沿ってVd d ライン即
ち電源用配線4を設け、両配線3、4に被測定半導体素
子1を電気的に接続する。
【0006】
【発明が解決しようとする課題】このような半導体素子
を測定選別するには、共通の電源やGNDから各半導体
チップに配線するので、電気的に短絡していると電源電
圧で電圧降下が起こって品質の良い測定即ち選別ができ
ない難点がある。
を測定選別するには、共通の電源やGNDから各半導体
チップに配線するので、電気的に短絡していると電源電
圧で電圧降下が起こって品質の良い測定即ち選別ができ
ない難点がある。
【0007】高品質の測定を行うには、前記難点により
予め消費電流不良の半導体チップをプリテスト(Pre
test)して共通の電源から外す必要がある。即ち、
このプリテスト工程を行わないと、複数個の半導体チッ
プを同時に測定選別ができず、さりとて半導体チップを
個別に測定選別するには、所要時間が著しく増大する。
予め消費電流不良の半導体チップをプリテスト(Pre
test)して共通の電源から外す必要がある。即ち、
このプリテスト工程を行わないと、複数個の半導体チッ
プを同時に測定選別ができず、さりとて半導体チップを
個別に測定選別するには、所要時間が著しく増大する。
【0008】プリテスト工程は、手間と時間がかり、不
良の半導体チップを共通の電源から除去する作業まで必
要となる。
良の半導体チップを共通の電源から除去する作業まで必
要となる。
【0009】本発明は、このような事情により成された
もので、特に、共通な電源とGNDに各半導体チップを
配線し、過電流を生ずる不良半導体チップが存在して
も、プリテストなしで高品質な同時測定選別を可能とす
ることを目的とする。
もので、特に、共通な電源とGNDに各半導体チップを
配線し、過電流を生ずる不良半導体チップが存在して
も、プリテストなしで高品質な同時測定選別を可能とす
ることを目的とする。
【0010】
【課題を解決するための手段】被測定半導体素子を電源
及びGNDに、配線で電気的に接続する工程と,この配
線に切断機構を設ける工程と,前記被測定半導体素子の
保有する特定の特性に対応して切断機構を稼働する点に
本発明に係わる半導体素子の選別方法の特徴がある。ま
た、複数個の前記被測定半導体素子に同一の電源から供
給する点にも特徴がある。
及びGNDに、配線で電気的に接続する工程と,この配
線に切断機構を設ける工程と,前記被測定半導体素子の
保有する特定の特性に対応して切断機構を稼働する点に
本発明に係わる半導体素子の選別方法の特徴がある。ま
た、複数個の前記被測定半導体素子に同一の電源から供
給する点にも特徴がある。
【0011】更に、前記電源及びGNDに対して配線で
電気的に接続する前記被測定半導体素子の保有する特定
の特性に対応して稼働する切断機構により選別するに際
して、前記被測定半導体素子一次テスト用回路を設置す
る工程にも特徴がある。
電気的に接続する前記被測定半導体素子の保有する特定
の特性に対応して稼働する切断機構により選別するに際
して、前記被測定半導体素子一次テスト用回路を設置す
る工程にも特徴がある。
【0012】更にまた、前記電源及びGNDに対して配
線で電気的に接続し、セルフ選別機構を備える前記被測
定半導体素子に、選別用信号発生回路及び選別結果によ
り稼働する切断機構を設ける点にも特徴がある。
線で電気的に接続し、セルフ選別機構を備える前記被測
定半導体素子に、選別用信号発生回路及び選別結果によ
り稼働する切断機構を設ける点にも特徴がある。
【0013】
【作用】共通の電源及びGNDを被測定半導体素子の対
応端子に配線し、前記電源と被測定半導体素子間の配線
に前記電源の短絡により稼働する切断機構を設置するこ
とによりプリテストなしで高品質な同時選別を可能とす
る。
応端子に配線し、前記電源と被測定半導体素子間の配線
に前記電源の短絡により稼働する切断機構を設置するこ
とによりプリテストなしで高品質な同時選別を可能とす
る。
【0014】また、セルフテスト回路を組込んだ半導体
素子に対しては、テストイネイブル信号発生回路を設け
て測定選別を行い、出力端子からのフェイル信号により
切断機構を設置する。このような切断機構は、被測定半
導体素子のダイシングラインに、TCPにあってはテー
プの余白に設け、共通の電源及びGNDから電圧を印加
して測定選別する。
素子に対しては、テストイネイブル信号発生回路を設け
て測定選別を行い、出力端子からのフェイル信号により
切断機構を設置する。このような切断機構は、被測定半
導体素子のダイシングラインに、TCPにあってはテー
プの余白に設け、共通の電源及びGNDから電圧を印加
して測定選別する。
【0015】
【実施例】本発明に係わる実施例を図2〜図6を参照し
て説明する。図2は、図1に対応した単一電源半導体素
子の例が、図3に2電源半導体素子の例、図4は2電源
半導体素子で単一の切断機構を設けた例、図5にセルフ
テスト回路を組込んだ例、図6に電源やGND入力だけ
で安定しない被測定半導体素子の例夫々を平面図で示し
た。
て説明する。図2は、図1に対応した単一電源半導体素
子の例が、図3に2電源半導体素子の例、図4は2電源
半導体素子で単一の切断機構を設けた例、図5にセルフ
テスト回路を組込んだ例、図6に電源やGND入力だけ
で安定しない被測定半導体素子の例夫々を平面図で示し
た。
【0016】各図に明らかにするように、被測定半導体
素子1は、例えばポリイミド樹脂から成りフイルム状の
テープキャリイ2にマウントし、テープキャリイ2の一
方の端部に沿ってGND配線3を、他方の端部に沿って
Vd d ライン即ち電源用配線4を設け、両配線3、4に
被測定半導体素子5を電気的に接続するのは、従来例と
同様である。
素子1は、例えばポリイミド樹脂から成りフイルム状の
テープキャリイ2にマウントし、テープキャリイ2の一
方の端部に沿ってGND配線3を、他方の端部に沿って
Vd d ライン即ち電源用配線4を設け、両配線3、4に
被測定半導体素子5を電気的に接続するのは、従来例と
同様である。
【0017】また、フイルム状のテープキャリイ2に
は、導電性金属から成るパッド5を被測定半導体素子1
と両配線3、4間に設け、この両パッド5間に共通電源
6を設置する。一方のパッド5と被測定半導体素子1間
には、切断機構7として例えばヒューズを設置する。過
電流不良が生じた場合には、これで切断機構7を溶断す
るが、強制的に切るにはレーザなどによるヒューズ・ブ
ロー処理でも良い。
は、導電性金属から成るパッド5を被測定半導体素子1
と両配線3、4間に設け、この両パッド5間に共通電源
6を設置する。一方のパッド5と被測定半導体素子1間
には、切断機構7として例えばヒューズを設置する。過
電流不良が生じた場合には、これで切断機構7を溶断す
るが、強制的に切るにはレーザなどによるヒューズ・ブ
ロー処理でも良い。
【0018】切断機構7の設置場所としては、被測定半
導体素子1側からパターン配線した方が、被測定半導体
素子1の信号端子に発生する過電流モード不良が発見で
きるので、より良い。
導体素子1側からパターン配線した方が、被測定半導体
素子1の信号端子に発生する過電流モード不良が発見で
きるので、より良い。
【0019】このような接続を終えてから共通電源6、
GND配線3と電源用配線4を介してすべての被測定半
導体素子1を同時に測定選別する。
GND配線3と電源用配線4を介してすべての被測定半
導体素子1を同時に測定選別する。
【0020】複数個の被測定半導体素子1としては、例
えばパターン発生器(LFSR)の出力信号を回路に入
力し、その出力信号をパターン圧縮器(LFSR)に入
力後出力する例に応用できる。
えばパターン発生器(LFSR)の出力信号を回路に入
力し、その出力信号をパターン圧縮器(LFSR)に入
力後出力する例に応用できる。
【0021】図3と図4に示す実施例は、被測定半導体
素子1として例えば3Vで駆動するものと5Vで動作す
る2種類をテープキャリイ2にマウントした例であり、
図3は、1個の被測定半導体素子1に切断機構7を2個
設置した例であり、図4は1個の被測定半導体素子1に
切断機構7を1個設置した例である。両図では、同一の
共通電源6から被測定半導体素子1に供給する形となっ
ているが、被測定半導体素子1内部で3Vないし5Vに
対応できる電源系統に区分する。
素子1として例えば3Vで駆動するものと5Vで動作す
る2種類をテープキャリイ2にマウントした例であり、
図3は、1個の被測定半導体素子1に切断機構7を2個
設置した例であり、図4は1個の被測定半導体素子1に
切断機構7を1個設置した例である。両図では、同一の
共通電源6から被測定半導体素子1に供給する形となっ
ているが、被測定半導体素子1内部で3Vないし5Vに
対応できる電源系統に区分する。
【0022】図には、記載していないが、被測定半導体
素子1に必要な電源電圧3V用及び5V用配線を別々に
設置することもある。
素子1に必要な電源電圧3V用及び5V用配線を別々に
設置することもある。
【0023】図5は、セルフテスト回路を実装した被測
定半導体素子1に対する実施例である。図に明らかなよ
うに、被測定半導体素子1における測定結果であるフェ
イル信号をテストイネイブル信号発生器8からの出力信
号として出力し、またヒューズ溶断回路9にも被測定半
導体素子1から入力する。このフェイル信号によりヒュ
ーズ溶断回路9から例えば大電流が流れて、電気的に接
続する切断機構7が溶断する回路接続である。勿論、テ
ープキャリイ2の長手方向端部に形成する電源用配線4
とGND配線3と電源用配線4には、被測定半導体素子
1、テストイネイブル信号発生器8を電気的に接続す
る。電源用配線4とGND配線3と各部品の接続は、い
わゆるパッド5を介して接続するのは、図2〜図4とも
同じである。
定半導体素子1に対する実施例である。図に明らかなよ
うに、被測定半導体素子1における測定結果であるフェ
イル信号をテストイネイブル信号発生器8からの出力信
号として出力し、またヒューズ溶断回路9にも被測定半
導体素子1から入力する。このフェイル信号によりヒュ
ーズ溶断回路9から例えば大電流が流れて、電気的に接
続する切断機構7が溶断する回路接続である。勿論、テ
ープキャリイ2の長手方向端部に形成する電源用配線4
とGND配線3と電源用配線4には、被測定半導体素子
1、テストイネイブル信号発生器8を電気的に接続す
る。電源用配線4とGND配線3と各部品の接続は、い
わゆるパッド5を介して接続するのは、図2〜図4とも
同じである。
【0024】この例では、被測定半導体素子1における
セルフテストを行い、この結果を被測定半導体素子1か
らの出力であるフェイル信号をテストイネイブル信号発
生器8で受けて“0”出力、その他の時は、常に“Z”
出力となる。
セルフテストを行い、この結果を被測定半導体素子1か
らの出力であるフェイル信号をテストイネイブル信号発
生器8で受けて“0”出力、その他の時は、常に“Z”
出力となる。
【0025】また、図6では、共通電源6及びGND入
力だけでは、安定しないために、被測定半導体素子1に
安定化回路10を設置した例を示す。具体的には、トラ
ンジスタのpn領域が共にオン状態となって電圧レベル
が不明の状態が発生するような場合である。また被測定
半導体素子1と安定化回路10間に切断機構7を形成す
る。その他の構造は図5などと同様なので説明を割愛す
る。この例では、特に、スタティック・バーンインテス
トを行い、切断機構7は、消費電流不良を示す被測定半
導体素子1のみ溶断する。
力だけでは、安定しないために、被測定半導体素子1に
安定化回路10を設置した例を示す。具体的には、トラ
ンジスタのpn領域が共にオン状態となって電圧レベル
が不明の状態が発生するような場合である。また被測定
半導体素子1と安定化回路10間に切断機構7を形成す
る。その他の構造は図5などと同様なので説明を割愛す
る。この例では、特に、スタティック・バーンインテス
トを行い、切断機構7は、消費電流不良を示す被測定半
導体素子1のみ溶断する。
【0026】
【発明の効果】1.このように本発明に係わる半導体素
子の選別方法では、消費電流不良や過電流不良の被測定
半導体素子を除く手間が省け、被測定半導体素子を共通
の電源やGNDに接続して高品質の同時測定・選別がで
きる。
子の選別方法では、消費電流不良や過電流不良の被測定
半導体素子を除く手間が省け、被測定半導体素子を共通
の電源やGNDに接続して高品質の同時測定・選別がで
きる。
【0027】2.半導体ウエーハにおける全半導体チッ
プに形成する被測定半導体素子を同時に測定選別がで
き、特にBIST(Full Nameをメモ願いま
す)に有効である。
プに形成する被測定半導体素子を同時に測定選別がで
き、特にBIST(Full Nameをメモ願いま
す)に有効である。
【0028】3.フイルム状のテープにマウントする被
測定半導体素子全部を同時に測定選別し、しかも全半導
体チップに同時にストレスをかけるバーンインテストが
容易にできる。特にBISTに対して最大限の効果が発
揮できる。
測定半導体素子全部を同時に測定選別し、しかも全半導
体チップに同時にストレスをかけるバーンインテストが
容易にできる。特にBISTに対して最大限の効果が発
揮できる。
【図1】従来の半導体素子の選別方法を行うのに利用す
る回路接続を示す図である。
る回路接続を示す図である。
【図2】本発明の半導体素子の選別方法において、単一
電源被測定半導体素子の例を示す図である。
電源被測定半導体素子の例を示す図である。
【図3】本発明の半導体素子の選別方法において、2電
源被測定半導体素子別々に切断機構を設置する例の図で
ある。
源被測定半導体素子別々に切断機構を設置する例の図で
ある。
【図4】本発明の半導体素子の選別方法において、2電
源被測定半導体素子の一つに切断機構を設置する例の図
である。
源被測定半導体素子の一つに切断機構を設置する例の図
である。
【図5】本発明の半導体素子の選別方法において、セル
フテスト回路実装被測定半導体素子の例を示す図であ
る。
フテスト回路実装被測定半導体素子の例を示す図であ
る。
【図6】本発明の半導体素子の選別方法において、安定
化回路を付設した被測定半導体素子の例を示す図であ
る。
化回路を付設した被測定半導体素子の例を示す図であ
る。
1:被測定半導体素子、 2:テープキャリイ、 3:GND配線、 4:電源用配線、 5:パッド、 6:共通電源、 7:切断機構、 8:テストイネイブル信号発生器、 9:ヒューズ溶断回路、 10:安定化回路。
Claims (4)
- 【請求項1】 被測定半導体素子を電源及びGNDに、
配線で電気的に接続する工程と,この配線に切断機構を
設ける工程と,前記被測定半導体素子の保有する特定の
特性に対応して切断機構を稼働することを特徴とする半
導体素子の選別方法 - 【請求項2】 複数個の前記被測定半導体素子に同一の
電源から供給することを特徴とする半導体素子の選別方
法 - 【請求項3】 前記電源及びGNDに対して配線で電気
的に接続する前記被測定半導体素子の保有する特定の特
性に対応して稼働する切断機構により選別するに際し
て、前記被測定半導体素子一次テスト用回路を設置する
工程を具備することを特徴とする半導体素子の選別方法 - 【請求項4】 前記電源及びGNDに対して配線で電気
的に接続し、セルフ選別機構を備える前記被測定半導体
素子に、選別用信号発生回路及び選別結果により稼働す
る切断機構を設けることを特徴とする半導体素子の選別
方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19033592A JPH0637159A (ja) | 1992-07-17 | 1992-07-17 | 半導体素子の選別方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19033592A JPH0637159A (ja) | 1992-07-17 | 1992-07-17 | 半導体素子の選別方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0637159A true JPH0637159A (ja) | 1994-02-10 |
Family
ID=16256483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19033592A Withdrawn JPH0637159A (ja) | 1992-07-17 | 1992-07-17 | 半導体素子の選別方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0637159A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1001272A2 (de) * | 1998-11-13 | 2000-05-17 | Infineon Technologies AG | Halbleiterbaustein für Burn-In-Testanordnung |
CN114247664A (zh) * | 2021-12-27 | 2022-03-29 | 厦门科塔电子有限公司 | 一种分选和测试一体的芯片ft测试***和方法 |
-
1992
- 1992-07-17 JP JP19033592A patent/JPH0637159A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1001272A2 (de) * | 1998-11-13 | 2000-05-17 | Infineon Technologies AG | Halbleiterbaustein für Burn-In-Testanordnung |
EP1001272A3 (de) * | 1998-11-13 | 2001-06-20 | Infineon Technologies AG | Halbleiterbaustein für Burn-In-Testanordnung |
CN114247664A (zh) * | 2021-12-27 | 2022-03-29 | 厦门科塔电子有限公司 | 一种分选和测试一体的芯片ft测试***和方法 |
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