JPH0613448A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0613448A JPH0613448A JP19337492A JP19337492A JPH0613448A JP H0613448 A JPH0613448 A JP H0613448A JP 19337492 A JP19337492 A JP 19337492A JP 19337492 A JP19337492 A JP 19337492A JP H0613448 A JPH0613448 A JP H0613448A
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor device
- circuit section
- wafer
- power supply
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置に余分の電源端子を設けることな
しに、ウェハ選別時に使用する試験専用回路を個別に電
源から切り離せるようにして電力消費を抑える。 【構成】 半導体装置の正規動作を行う本体回路部１は
直接、ウェハ選別時に特性確認のためのテストを行う試
験専用回路部２は光学的に切断可能なヒューズ素子Ｆを
介して電源端子ＶCCに接続する。ウェハ選別時には試験
専用回路を動作させ、製品状態ではヒューズ・カットを
行うことにより半導体装置の電力消費を抑える。
しに、ウェハ選別時に使用する試験専用回路を個別に電
源から切り離せるようにして電力消費を抑える。 【構成】 半導体装置の正規動作を行う本体回路部１は
直接、ウェハ選別時に特性確認のためのテストを行う試
験専用回路部２は光学的に切断可能なヒューズ素子Ｆを
介して電源端子ＶCCに接続する。ウェハ選別時には試験
専用回路を動作させ、製品状態ではヒューズ・カットを
行うことにより半導体装置の電力消費を抑える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体ウェハ上での特性試験時に有効なテスト専用回
路を持つ半導体装置に関する。
に半導体ウェハ上での特性試験時に有効なテスト専用回
路を持つ半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程において、ペレッ
タイズ工程の前に個々のチップに関する特性試験、即ち
ウェハテストが行われる。図３は、ウェハテスト用の専
用回路を備えた従来の半導体装置のブロック図である。
この例では、本体回路部１と試験専用回路部２とが、電
源端子ＶCC、接地端子ＧＮＤ間に並列に接続されてい
る。
タイズ工程の前に個々のチップに関する特性試験、即ち
ウェハテストが行われる。図３は、ウェハテスト用の専
用回路を備えた従来の半導体装置のブロック図である。
この例では、本体回路部１と試験専用回路部２とが、電
源端子ＶCC、接地端子ＧＮＤ間に並列に接続されてい
る。
【０００３】試験専用回路部２には、本体回路部１の状
態を設定するための回路、その状態を読み出すための回
路、本体回路部のゲート遅延時間を間接的に測定するた
めのリングオシレータ等が設けられている。
態を設定するための回路、その状態を読み出すための回
路、本体回路部のゲート遅延時間を間接的に測定するた
めのリングオシレータ等が設けられている。
【０００４】試験専用回路部２は、ウェハテストの終了
後には不要となる回路であるが、図３に示した半導体装
置では、通常動作時にも試験専用回路部２に電流が流れ
るため、特にＥＣＬ系半導体装置等では無駄に消費され
る電力が大きくなる。そこで、通常動作時での消費電力
を抑えるために、図４に示すように、テスト用電源端子
ＶTESTを介してウェハテスト時のみ試験専用回路部２に
給電を行うようにした半導体装置がある。
後には不要となる回路であるが、図３に示した半導体装
置では、通常動作時にも試験専用回路部２に電流が流れ
るため、特にＥＣＬ系半導体装置等では無駄に消費され
る電力が大きくなる。そこで、通常動作時での消費電力
を抑えるために、図４に示すように、テスト用電源端子
ＶTESTを介してウェハテスト時のみ試験専用回路部２に
給電を行うようにした半導体装置がある。
【０００５】この回路では、ウェハテスト時には探針に
より電源端子ＶCCおよびテスト用電源端子ＶTESTを介し
て本体回路部１および試験専用回路部２の双方に給電を
行って所定のテストを行う。電源端子ＶCCは外部端子に
接続されるが、テスト用電源端子は外部端子には接続さ
れない。即ち、通常動作時には本体回路部１のみが給電
を受ける。
より電源端子ＶCCおよびテスト用電源端子ＶTESTを介し
て本体回路部１および試験専用回路部２の双方に給電を
行って所定のテストを行う。電源端子ＶCCは外部端子に
接続されるが、テスト用電源端子は外部端子には接続さ
れない。即ち、通常動作時には本体回路部１のみが給電
を受ける。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
では、試験専用回路に通常動作時に常時電流が流れるた
め半導体装置全体の消費電力が大きくなるという欠点が
あった。図４に示した第２の従来例では、消費電力は抑
制できるもののウェハテストのために専用のパッドＶ
TESTが必要となるという欠点があり、また、テスト時に
より多くの探針を用いなければならないという問題点も
あった。
では、試験専用回路に通常動作時に常時電流が流れるた
め半導体装置全体の消費電力が大きくなるという欠点が
あった。図４に示した第２の従来例では、消費電力は抑
制できるもののウェハテストのために専用のパッドＶ
TESTが必要となるという欠点があり、また、テスト時に
より多くの探針を用いなければならないという問題点も
あった。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
本体回路部と、ウェハテスト時のみに使用される試験専
用回路部とが同一の電源端子を共有しており、前記試験
専用回路部と前記電源端子との間には両者間の接続を遮
断することのできる素子が接続されたものである。
本体回路部と、ウェハテスト時のみに使用される試験専
用回路部とが同一の電源端子を共有しており、前記試験
専用回路部と前記電源端子との間には両者間の接続を遮
断することのできる素子が接続されたものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。本実施例の半導体装置は、本体回路部１と
試験専用回路部２とを共通の電源端子ＶCCとグランド端
子ＧＮＤとの間に並列に接続し、そして、電源端子ＶCC
と試験専用回路部との間にレーザ光等により切断可能な
ヒューズ素子Ｆを挿入したものである。ここで、試験専
用回路部２には、ゲートの遅延時間測定用のリングオシ
レータ、半導体装置の本体回路内の内部状態を設定する
ための回路、本体回路の状態を読み出すための回路等が
含まれている。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。本実施例の半導体装置は、本体回路部１と
試験専用回路部２とを共通の電源端子ＶCCとグランド端
子ＧＮＤとの間に並列に接続し、そして、電源端子ＶCC
と試験専用回路部との間にレーザ光等により切断可能な
ヒューズ素子Ｆを挿入したものである。ここで、試験専
用回路部２には、ゲートの遅延時間測定用のリングオシ
レータ、半導体装置の本体回路内の内部状態を設定する
ための回路、本体回路の状態を読み出すための回路等が
含まれている。
【０００９】次に、本実施例装置の動作について説明す
る。半導体装置の製造工程でウェハ選別試験を行う際に
は、ヒューズ素子Ｆは導通状態あり、探針により電源端
子ＶCCに電源電圧を印加すると、本体回路部１及び試験
専用回路部２とは共に動作状態となる。ここで、半導体
装置の本体回路部単独の動作試験、および試験専用回路
部２を用いた半導体装置の特性確認の試験を行う。ウェ
ハテスト完了後にレーザ光によってヒューズ素子Ｆの切
断を行う。
る。半導体装置の製造工程でウェハ選別試験を行う際に
は、ヒューズ素子Ｆは導通状態あり、探針により電源端
子ＶCCに電源電圧を印加すると、本体回路部１及び試験
専用回路部２とは共に動作状態となる。ここで、半導体
装置の本体回路部単独の動作試験、および試験専用回路
部２を用いた半導体装置の特性確認の試験を行う。ウェ
ハテスト完了後にレーザ光によってヒューズ素子Ｆの切
断を行う。
【００１０】図２は、本発明の第２の実施例を示すブロ
ック図である。この実施例では、第１の実施例と異なり
試験専用回路部２はトランジスタＴＲを介して電源端子
ＶCCに接続され、トランジスタＴＲのベースにヒューズ
素子Ｆが接続されている。本実施例では、本体回路部の
電源電流が大きく、ヒューズ素子の電流容量が小さい場
合に、ヒューズ素子の面積や使用本数が増えるのを抑え
ることができる。
ック図である。この実施例では、第１の実施例と異なり
試験専用回路部２はトランジスタＴＲを介して電源端子
ＶCCに接続され、トランジスタＴＲのベースにヒューズ
素子Ｆが接続されている。本実施例では、本体回路部の
電源電流が大きく、ヒューズ素子の電流容量が小さい場
合に、ヒューズ素子の面積や使用本数が増えるのを抑え
ることができる。
【００１１】
【発明の効果】以上説明したように、本発明の半導体装
置は、本体回路部が接続されている電源端子に、接続を
断つことのできる素子を介して試験専用回路部を接続し
たものであるので、本発明によれば、通常使用時での消
費電力を削減できるとともに、試験専用回路部における
端子数を減らすことができまたテスト時に必要となる探
針数も少なくすることができる。
置は、本体回路部が接続されている電源端子に、接続を
断つことのできる素子を介して試験専用回路部を接続し
たものであるので、本発明によれば、通常使用時での消
費電力を削減できるとともに、試験専用回路部における
端子数を減らすことができまたテスト時に必要となる探
針数も少なくすることができる。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】第１の従来例のブロック図。
【図４】第２の従来例のブロック図。
１ 本体回路部 ２ 試験専用回路部 Ｆ ヒューズ ＶCC 電源端子 ＧＮＤ グランド端子 ＶTEST テスト用電源端子
Claims (1)
- 【請求項１】 ウェハテスト時に使用される試験専用回
路と、正規の本体回路とが同一電源端子に接続され、か
つ該電源端子と前記試験専用回路の間には、両者間の接
続を断つことのできる素子が接続されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19337492A JPH0613448A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19337492A JPH0613448A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613448A true JPH0613448A (ja) | 1994-01-21 |
Family
ID=16306859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19337492A Pending JPH0613448A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139045A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
-
1992
- 1992-06-26 JP JP19337492A patent/JPH0613448A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139045A (ja) * | 1984-12-12 | 1986-06-26 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981119 |