JPS59226923A - バスインタ−フエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はデータ処理システムとりわけ可変幅データフィ
ールドを所与の幅を有するデルタバスへインターフェー
スするバスインターフェース装置に関する。

〔背景技術〕

可変幅のデータフィールドの操作に関してはこれまで多
くの方法が考えられている。以下にその例を示す。

米国特許第４２５８４１９号には、オペランドの幅をプ
ログラマブルに変更させることのできる中央処理装置を
有するシステムが示されている・オペランドは１個以上
のＮビットのセグメントに形成されている。中央処理装
置は演算論理装置を有し、演算論理装置はオペランドの
うち最下位のＮビットのセグメントから順に処理する。

米国特許第４２１９８７４号には、制御装置とそれに接
続された記憶装置とを有し、可変幅のデータを取扱うデ
ータ処理システムが示されている。

２つのデータ交換バスが、記憶装置のデータ入力および
データ出力にそれぞれ接続されている０２つのスイッチ
が、制御装置およびデータ交換バスに接続されている。

演算論理装置が、制御装置、スイッチ、および記憶装置
に接続されている◇データシフト装置がデータ交換バス
および制御装置に接続されている。データマスク装置が
データ交換バス、７Ｉ７制御装置、およびスイッチに接
続されている。以上のような構造によって、主記憶装置
のワード境界に関して任意に配置されている複数のデー
タフィールドの処理が可能となる。データシフト装置に
よって、オペランドのバイトを自動的に整列することが
できる。データマスク装置によって、オペランドの第１
のワードと最後のワードの無関係なバイトをマスクする
ことができる。

米国特許第３５７５７４４号には、データバッファおよ
びコンバータを含み、磁気テープのような第１の記憶媒
体から情報を受取り、それを別の形式に変換し、プログ
ラムを記憶するメモリのような第２の記憶媒体へ変換し
たデータを送るシステムが示されている。テープのエン
トリは各々ｍビットから成る１本のラインにより構成さ
れている。１つのエントリに関して各々のラインから読
取られた情報は、ｍビットがら成る複数のレジスタの１
つに送られる。シフトレジスタを含む手段によって、そ
のデータは複数のｍビットレジスタから、ｎＸｍビット
を有する１つのワードに再構成されて第２の記憶媒体に
送られる・ 米国特許第４１２６８９７号には、複数の入出力チャネ
ルから共有の主記憶装置へ要求の転送を行うシステムが
示されている＠ワードの長さは、単位幅の要求を表わす
’　ＥＯＴ　’、および４単位幅の要求を表わす’　Ｑ
Ｗ　’のような指標によって識別される。

一、４．９’、”８２：年６月５Ｉ７Ｉ３付の米国特許
出願第５９４０４４号には、可変幅データフィールドを
有する可変幅データバスのアクセス機構が示されている
◎このアクセス機構はモジュロＮｃ結合リングカウンタ
を使用している。

以上のような先行技術はいずれも本発明によるハスイン
ターフェース装置を示唆するものではな℃ゝＯ 〔発明の目的〕 本発明の目的は可変幅データフィールドを所与の幅を有
するデータバスへインターフェースするバスインターフ
ェース装置を提供することにある。

〔発明の概要〕

Ｎｆビットの可変幅データフィールドを記憶スるデータ
フィールドレジスタと、該データフィールドレジスタか
らＮ　ビットのデータのグループを選択し記憶するパス
レジスタと、Ｎｃビットの幅を有するデータバスと、前
記データフィールドレジスタと前記パスレジスタとの間
に接続され、前記Ｎｆビットの全てが前記データバスに
転送されるまで、前記ＮｆビットのうちＮｃビットごと
のデータのグループを前記データフィールドレジスタか
ら前記パスレジスタの第１のＮ　ビット位置に順次に転
送する論理装置と、を備えることによって本発明の目的
は達成される。

Ｃ実施例の説明〕 多くのコンピュータアプリケーションにおいて、固定ま
たは選択可能な入力データ幅を有するシステムに時時刻
刻変化するデータストリームが送られてくる。ある時点
における所与のフィールド幅を有する一片のデータは１
つのエンティティであってプロセッサは一片のデータを
そのように取扱わねばならない。続く一片のデータもま
た１つのエンティティである。各々の一片のデータのフ
ィールド幅が異なる場合もある。

本発明はこうしたアプリケーションの場合に有効な装置
を櫟供し、それは簡単かつ高速であり比較的小規模の回
路により実現でき、フィールド幅に係る処理をプロセッ
サ自身が行うことを必要としない。

データの操作を含む多くのアプリケーションにおいては
、可変幅を有するデータフィールドＮｆを不変ではある
が選択可能な幅Ｎｃを有するデータバスへインターフェ
ースすることが必要である。

データバスは例えばメモリまたはプロセッサへの経路で
ある。データフィールドの幅はデータバスの幅と比べて
太きいが、等しいが、または小さいがこれはデータフィ
ールドの更新のたびに異なる場合もある。データバスの
幅はシステムごとに決まっているが、初期パラメータの
設定によって変更することもできる。データフィールド
は左詰めまたは右詰めによってデータバスと整列されな
ければならない。またＮ、＞Ｎｃなる場合は境界合せお
よび他の制御を複数のサイクルにわたって繰返すことが
必要である・第１図に示すように可変幅フィールドＮｆ
の実際の幅はデータフィールドレジスタ１０の中で別に
記憶されている複数のデータ幅指定ビットｎｆによって
指定される。データは論理装置１２に送られる。論理装
置１２はデータ実施例の説明にあたってデータフィール
ドの幅を４≦Ｎく１６ 　− と仮定する。Ｎ　はデータ幅指定ビットｎｆＯ値によっ
て指定されデータフィールド更新のたびに変化する。ま
たデータバスの幅Ｎ　を、４≦Ｎ　≦１６ − と仮定する。Ｎ、の値は選択可能であるが、演算が行わ
れる間の長時間にわたって不変である。論理装置１２は
第２．１図ないし第２．６図に示すようにモンユーロＮ
　ダウンシックを利用する。データフィールドレジスタ
ーｏおよびパスレジスター４はどちらも１６ビツトの幅
を有する。データフィールドレジスターｏには４ビツト
ないし１６ビツトのデータがロードされる。今Ｎ、＝　
１３と仮定しよう。パスレジスター４は上位のＮ　ビッ
トだけがデータバス１６に接続されるように初期設定さ
れている。一実施例としてＮ。−５を考える。

第２．１図に示すように第１のサイクルにおいて、デー
タフィールドレジスタ１０の１６ビツトが全てパスレジ
スタ１４にロードされる。しかしながらデータバス１６
に出力されるのはＮ　ビットの第１のグループだけであ
る。こうしてＮ、ビットのうちのＮ　ビットの第１のグ
ループ（すなわち１６ビツトのうちの５ビツト）が適切
に処理される。次に第２．２図に示すように第２のサイ
クルにおいて、データフィールドレジスタ１０のデータ
ハＮ　　ビットだけシフトダウンされてパスレジスタ１
４にロードされる。こうしてＮ　ビットの第２のグルー
プが処理される。この時点で１６ビツトのうち１０ビツ
トの処理が終了する。次に第２゜３図に示すように第６
のサイクルにおいて、データフィールドレジスタ１０の
データは２Ｎ　ビットだけシフトダウンされてパスレジ
スタ１４にロードされる。この場合は５ビツトのうち６
ビツトだけが有効ビットとしてデータバス１６に出力さ
れる（この動作については後に説明する）。このように
５ビツトのうち２ビツトを無効にしないとしばしば不都
合の生ずる場合がある。例えばデータをメモリに送る場
合は２ビツトがメモリへの余分な書込みとなってしまう
。

こうした事態が発生しないように、有効ビット位置を１
１”で識別するマスクが生成される。有効ビットの数は
各サイクルごとに非常に簡単な方法によって決定され、
マスクに変換される。例えば有効ビットの数が６であれ
ばこれは３個が１１“で残りが全て１０“のマスクに変
換される。こうしたマスクはデータがメモリに送られる
場合はメモリチップを付勢するために１選択信号″とし
て、まだはプロセッサのための直接マスクとして利用さ
れる場合がある。マスクが必要でない場合は生成されな
い。シフト量の決定、境界合せ、および他の制御だけで
なくマスクの生成は非常に容易にできる。これは後に説
明する。その前に論理装置１２のモジューロＮ　ダウン
シフタに関して、その構成の一例を示しその中で使用さ
れる回路の数を概算しながら説明を行う。

データフィールドおよびデータバスが最大１６ビット、
最小４ビツトの幅を有する場合に、論理装置１２のモジ
ューロＮ　ダウンシフタを実現する簡単な回路の組合せ
の一例を第６．１図、第６．２図、第６６図、および第
６．４図に示す。モジューロＮ　ダウンシフタ２８はデ
ータフィールドレジスタ１０とパスレジスタ１４との間
に接続されており、ソフト選択レジスタ３４の出力に応
答する。

ソフト選択レジスタ３４は・／フトハルスＳ１、Ｓ２．
５ｓｓｓｓ−および−の所望の組合 ３’　　　４゛　　ｉ’　　　２’　　　３せを１６個
のシフト選択復号ＡＮＤゲート１８−Ｏ１１８−４ない
し１８−１５に送る。シフト選択復号ＡＮＤゲート１８
−口、１８−４ないし１８−１５によって所望のシフト
量（０、および４ないし１５）の選択が可能となる。こ
の選択は、モジュ、　−Ｄ　Ｎ　　ダウンシフタ２８の
周辺に設はり他の回路によって制御される。これらにつ
いては後に説明する。

第６１図に示すようにライン２０に出力されるシフト選
択復号ＡＮＤゲート１８−０の１７フトＯ“にはデータ
フィールドレジスタ１０の各ビットに対して１個のＡＮ
Ｄゲートが必要である。従ってシフト０にとっては１６
（または６２）ビットのモジューロＮ　ダウンシックの
場合は１６（または３２）個のＡＮＤゲートが必要であ
る。これらのＡＮＤゲートは第６．１図および第６２図
において２２−１ないし２２−１６である。Ｎ　の最小
値は４であるのでシフトの最小値（０は除く）は、ライ
ン２４に出力されるシフト選択復号ＡＮＤゲート１Ｂ−
４の５シフト４“に示すように、４である。７フト４に
とっては１６（または３２）ビットのモジューロＮ　ダ
ウンシフタの場合は、１２（または２４）個のＡＮＤゲ
ートが必要である。これらのＡＮＤゲートは第６１図お
よび第６゜２図において２６−１ないし２６−１２であ
る。

モジューロＮ　ダウンシフタは左方へのシフトであるが
循環させる必要はない。何故なら左方へはみでるビット
は前のサイクルですでに処理されているからである。循
環させる必要がないのでモジューロＮ　ダウンシックの
構成も容易にでキル。

前述のように１シフト４“にとっては１２個のＡＮＤゲ
ートが必要であるがシフトの量が１つ増えるに従って必
要なＡＮＤゲートの数は１個ずつ減っていく。１６ビツ
トおよび６２ビツトのモジューロＮ　ダウンシックの場
合について、これらに必要なＡＮＤゲートの合計数を以
下の表１に示す。

ファンインおよびファンアウトに必要な回路を除いて、
ダウンシフタに必要なＡＮＤゲートはわずか９４個であ
る（１６ビツトの場合）。これら９４個のＡＮＤゲート
にシフト選択復号ＡＮＤゲート（これは１６個必要）を
加えて、合計９４＋１６−１０７個のＡＮＤゲートが必
要である。６２ビツトの場合も同様にして合計４３８＋
２９＝４６７個のＡＮＤゲートが必要である。これは１
６ビツトの場合の約４倍の数であり、比較的少ない数テ
モシューロＮ　ダウンシフタを構成できる。

表１ モジューロＮダウンシフタに必要なＡＮＤゲート０　　
　　１６　　　　　０　　　　　ろ２４　　　　．１２
　　　　　　４　　　　２８５　　　　　１１　　　　
　　５　　　　２７６　　　　　１０　　　　　　６　
　　　２６７　　　　　９　　　　　　７　　　　２５
８　　　　　８　　　　　　８　　　　２４９　　　　
　　７　　　　　　　拳 １０　　　　　６　　　　　２８　　　　　４１１　　
　　　５　　　　　２９　　　　　３１２　　　　４　
　　　　ろ０２ １３　　　　　　　　　　　　　　　　ろ　　　　　　
　　　　　　　　　３１　　　　　　　　　　　　　　
　１１４　　　　　　　２ ９４　　　　　　　　　４５８ 合　　計　　１０７　　　　　　　合　　計　　４６７
第１図の論理装置１２の中のモジューロＮ　ダウンシフ
タは、所望の時刻に所望のシフト量を選択するため別の
制御回路を必要とする・こうした制ｔＩｊ回路を第４．
１図および第４．２図に示す・データバス１６のｌ［Ｎ
　　は、レジスタ３０または特定の信号線に２進形式で
ｎｃとして常設される初期パラメータによって決まって
いる。２進値ｎｃは、加算器３２に印加されて、シフト
選択レジスタ３４が各サイクルごとにモジューロＮ　ダ
ウンシフタ２８の所望のシフト量を選択する。第１のサ
イクルで　１１　Ｑ　′１がマルチプレクサ３５を介し
て加算器ろ２に入力される。第１のサイクルは常に蓼シ
フトＯ“であり、これはカウンタ３乙によって制御され
る。カウンタ５６はデータフィールドが更新される度に
ゼロにセットされる。次のサイクルでカウント値は増分
されて、前のシフト量に対して１０進値Ｎｃが加えられ
、以下サイクルととＫＮ　　が加えられる。そうしてサ
イクルごとＫ　Ｎ　ｒビットのうちのＮ　ビットのグル
ープが順眞選択される。

最後のグループのビット数がＮ　よりも小さい場合は、
加算器６８、Ｎレジスタ４４、および加算器４０によっ
てマスクのための適切な値が次のようにして決定される
。２進値ｎ　は回路６０で補数化（２の補数化）されて
符号が反転し、２進値ｎ、と共に加算器６８に印加され
て、その結果、Ｎ＝ｎｆ−（ｐ＋１）ｎ が得られる。ここでｐはＯないし７の値をとり、これは
カウンタ６６のカウント値（すなわちサイクル数）であ
る。Ｎがゼロより小さくかっｐがゼロより大きい場合（
第４２図のＡＮＤゲート４２の出力）は、Ｎｆが初めか
らＮ　よりも大きく複数のサイクルが必要であることを
意味する。さらに最後のサイクルにおいては処理される
べきビットの数がＮ　よりも少ないことも意味する。処
理されるべきビットの正しい数は、加算器４ｏを用いて
、Ｎレジスタ４４にある負の数とｎ　とを加えることに
よって決定される。加算器４０の出力値Ｒは、最後のサ
イクルの間にマスク選択レジスタ４６に置かれる。マス
ク選択レジスタ４６は、選択信号発生器（図示せず）へ
の入力として使用される。選択信号発生器は簡単な２つ
の復号器から構成され、それらの出力がＡＮＤされて、
マスク位置を表わすゝ１“のス）　ＩＪソングよび残り
全てがゝゝ）“のマスクを生成する。選択信号発生器は
本発明とは無関係であり、マスク選択レジスタ４６に記
憶されている値を使って、パスレジスタ１４において所
望の有効ビットを選択する方法は他にも色々考えられる
。

Ｎ＝０、すなわちＮ、がＮ　で割り切れる場合は、Ｎ＝
ａＮ（ａは１以上の整数）であり、（イ）ａ＝１の場合
；ゼロ検出回路５６がＮ＝０’５検知してＯＲゲート５
４が出力し、その出力と、１ｐ＝０“の信号とを受は取
るＡＮＤゲー）５０の出力てよって、マスク選択レジス
タ４６には加算器４０の出力値Ｒ８（この場合Ｒ８の値
はＲ，＝Ｎ。

＋Ｎ＝ｎ　　＋０＝ｎ　　ンが入力される。また（口）
ａ＞１の場合；　ＡＮＤゲート５０およびＡＮＤゲート
４２のいずれも出力されずマスク選択レジスタ４６には
。が入力される。以上のようにして、Ｎｆ−ａＮ（ａは
１以上の整数）の場合は、マスク選択レジスタ４６には
ｎ　が入力される。

以上のようにマスク選択レジスタ４６への入力ｎ　およ
びＲの選択はＡＮＤゲート５０およびＡＮＤゲート４２
によって制御される。

Ｎがゼロ以下であり、かつｐがゼロの場合は第１のサイ
クルの際にＮｆがＮ　より小さい場合である。この場合
はデータフィールドの処理は第１のサイクルだけでよく
、前述の加算器４０の出力値Ｒを用いて所望のマスクが
生成される。第１のサイクルだけでよいという条件は、
ＡＮＤゲート５６およびＮレジスタ４４に接続されてい
るＯＲゲート５４が出力する。１Ｎご０“信号と、ＡＮ
Ｄゲート５２を介してカウンタ６６が出力するゝｐ＝０
”信号とを受取るＡＮＤゲート５０の出力により示され
る。

カウンタ３６はまだ、新しいデータの第１のサイクルの
際に最初に加算器６８に加えるべき値としてｎ、を選択
し、後続のサイクルで加算器６８に加えるべき値として
Ｎを選択するためにも利用される。カウンタ３６は各サ
イクルごとに１だけ増分される。この増分はＯＲゲート
５４の出力をインバータ５５によって反転し、その出力
をカウンタ６６に印加することによって行われる。カウ
ンタ３６および他の必要なレジスタは、新しいデータフ
ィールドの処理を開始するたびにゼロにセットされる。

Ｎ、の幅を有するデータフィールドの全てのビットの処
理が終了するまでこれらは自動的に更新される。ただし
こうした更新を行うだめのマスタクロックおよび他の制
御機構は図示していない。

本発明の目的からすれば、カウンタ６６は新しいデータ
フィールドの処理の開始時にリセットされる１ビツトの
ラッチで十分である。本実施例で３ビツトのカウンタ６
６を用いてｂる理由は、実際のサイクルカウント値が必
要になる場合のこと（これは本発明とは無関係）を考慮
したからである。

【図面の簡単な説明】

第１図は本発明の構成を表わすブロック図、第２１図な
いし第２３図はモジューロＮ　ダウンシフタの動作を表
わすブロック図、第３図は第３１図ないし第６．４図の
関係を表わすブロック図、第６．１図ないし第６４図は
モジューロＮ　ダウンシフタの構成を表わすブロック図
、第４１図および第４．２図はモジューロＮ　ダウンシ
フタのｉ＃ＩＪ御を行うための周辺の制御回路を表わす
ブロック図である。 出願人　　　インターナショカル・ビジネス・マシーノ
ズ・コーポレーション代理人　弁理士　　頓　　　宮　
　　孝　　　−（外１名） ＦＩＧ、（ ＦＩＧ、４１ アメリカ合衆国ニューヨーク州 ポーキプシー・ノクソン・ロー ド２６６番地

Claims (1)

1. 【特許請求の範囲】 データ処理システムのユニット間で可変幅データフィー
   ルドが並列に転送される際、前記可変幅データフィール
   ドを、所与の幅を有するデータノ（スペインターフエー
   スするバスインターフェース装置であって、 Ｎ、ビットの可変幅データフィールドを記憶するデータ
   フィールドレジスタと、 該データフィールドレジスタからＮｃビットのデータの
   グループを選択し記憶するバスレジスタと、 Ｎ　ビットの幅を有するデータノくスと、前記データフ
   ィールドレジスタと前記パスレジスタとの間に接続され
   、前記Ｎ、ビットの全てが前記データバスに転送される
   まで、前記Ｎ、１ットのうちＮ　ビットごとのデータの
   グループを前記データフィールドレジスタから前記パス
   レジスタの第１のＮｃビットの位置に順次に転送する論
   理装置とを備えたバスインターフェース装置０