JPH09259598A

JPH09259598A - 記憶装置

Info

Publication number: JPH09259598A
Application number: JP8062653A
Authority: JP
Inventors: Hiroki Miyata; 宏紀宮田; Hiroshi Saito; 寛齋藤
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】本発明は、記憶装置に関し、メモリの利用効
率を低下させることなく、ＣＰＵから多くのメモリ要求
を受け付けることを目的とする。【解決手段】チェックビット書き込み回路３３は、Ｃ
ＰＵ２０から送られたデータのチェックビットを生成
し、ＣＰＵ２０から送られたアドレスに基づいてチェッ
クビットアドレスを生成する。チェックビット書き込み
キュー回路３４は、チェックビット書き込み回路３３が
生成したチェックビット及びチェックビットアドレスを
互いに対応させて格納する。ＣＰＵ２０からの読み出し
要求及び書き込み要求が無い期間に、チェックビット書
き込み回路３３が、チェックビット書き込みキュー回路
３４の格納するチェックビットを、チェックビット書き
込みキュー回路３４の格納するチェックビットアドレス
に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置に関し、
特にデータのエラーチェック機能を有しチェックビット
をデータとは別のメモリ空間に記憶する記憶装置に関す
る。

【０００２】

【従来の技術】記憶装置において、データの信頼性を向
上させるために、一般に、パリティやＥＣＣ等のチェッ
クビットを設けてデータの読み出しエラーをチェックす
ることが行われる。チェックビットとこれが対応するデ
ータとの対応関係は常に維持されていなければならな
い。

【０００３】従って、従来、チェックビットは、例えば
対応するデータのサイズ（例えば８ビット）を当該チェ
ックビットの大きさ（例えば１ビット）だけ大きくした
サイズ（例えば９ビット）にして、ここに格納してい
た。即ち、チェックビットは、対応するデータと同一ア
ドレス上に当該データの一部として格納され、書き込み
／読み出しされていた。

【０００４】しかし、この方式による場合、データのサ
イズを大きくした分だけ、記憶装置のメモリ制御回路の
信号線の数を増加させなければならない。即ち、チェッ
クビットが付加された専用の構成（例えば×９ビット構
成）の記憶素子を用いなければならない。逆に、チェッ
クビットが付加されていない一般の構成（例えば×８ビ
ット構成）の記憶素子を用いる場合、当該データ格納用
の記憶素子とは別に、チェックビット格納用の記憶素子
を用意しなければならない。

【０００５】そこで、チェックビット格納用の記憶領域
を予めメモリ空間内における所定の領域に割り付け、対
応するデータを読み出す時に当該チェックビットをも読
み出す方式が提案されている（例えば、特開昭５５─１
６５８号、特開平３─１８４１４６号、特開平４─３３
６６４４号）。この方式によれば、記憶装置のメモリ制
御回路の信号線の数を増加させたり、専用の構成の記憶
素子を用いる必要がなく、一般の構成の記憶素子を用い
る場合でもチェックビット格納用の記憶素子を用意する
必要がない。

【０００６】

【発明が解決しようとする課題】前述の方式によれば、
メモリ空間内においてチェックビットをデータとは別に
格納するので、以下のような問題があった。

【０００７】この方式をＤＲＡＭ、ＳＲＡＭ、フラッシ
ュメモリ等の書き込み／読み出しを行い得るメモリに適
用した場合、ＲＯＭ（読み出し専用メモリ）のようにア
ドレスが固定されていないので、チェックビットとデー
タとについて相互に対応関係を維持しつつ書き込み／読
み出しを行う必要がある。

【０００８】このチェックビットとデータとについての
対応関係を維持した書き込み／読み出しは、例えばソフ
トウェアによって行うことができる。しかし、ソフトウ
ェアによる場合、記憶装置のメモリ制御回路に専用のＣ
ＰＵを設ける必要があり、また、書き込み／読み出しの
速度の向上の障害となる。

【０００９】一方、このチェックビットとデータとにつ
いての対応関係を維持した書き込み／読み出しは、ハー
ドウェアによって行うことができる。しかし、ハードウ
ェアによる場合であっても、データの書き込みの際に、
当該データの書き込み動作に加えてチェックビットの書
き込み動作を行う必要があることに変わりない。従っ
て、これらの２つの書き込み動作が終了するまで、ＣＰ
Ｕからの次のメモリ要求（書き込み／読み出しの要求）
を受け付けることができなかった。

【００１０】以上とは別に、前述の方式によれば、メモ
リ空間内におけるチェックビットの格納方式によって
は、以下のような問題があった。チェックビットの大き
さ（例えば１ビット）はアクセスするデータの大きさ
（例えば８ビット）に対して小さいのが通常である。一
方、メモリ空間は、その全体を同一の構成（例えば×８
ビット構成）の記憶素子によって構成するのが通常であ
る。このため、チェックビットは、メモリ空間内のチェ
ックビット格納用の記憶領域において、データの大きさ
と同様の大きさがある格納領域の一部だけを用いて格納
するか、または、何個かのチェックビットをまとめてデ
ータの大きさと同様の大きさのデータ列にして格納する
必要がある。

【００１１】前者の場合、大きな未使用の空間が生じ
て、資源としてのメモリの利用効率が低下するので、現
実には採用できない。これに対して、後者の場合、メモ
リは最大限に利用できる。しかし、１個のデータだけ書
き込む（ライトする）場合、複数個のチェックビットを
まとめてデータの大きさと同様の大きさにしたものを一
旦メモリから読み出し（リードし）、当該ライトするデ
ータのチェックビットのみを書き換えた後に、再びメモ
リにライトする必要がある。即ち、いわゆるリードモデ
ィファイライト動作が必要になる。このため、メモリへ
の書き込み性能が著しく低下する。

【００１２】本発明は、メモリの利用効率及びメモリへ
の書き込み性能を低下させることなく、ＣＰＵから多く
のメモリ要求を受け付けることが可能なエラーチェック
機能を有する記憶装置を提供することを目的とする。

【００１３】また、本発明は、メモリの利用効率及びメ
モリへの書き込み性能を低下させることなく、チェック
ビットを含めたメモリからのデータの読み出し動作を高
速にできるエラーチェック機能を有する記憶装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理構成
図であり、本発明による記憶装置１００の構成を示す。
記憶装置１００は、データとこれに対応するチェックビ
ットとを異なるアドレスに格納するメモリ４０と、ＣＰ
Ｕ２０に接続されこれからのメモリ４０への読み出し要
求及び書き込み要求を実行するメモリ制御回路３０とか
らなる。メモリ制御回路３０はチェックビット書き込み
回路３３とチェックビット書き込みキュー回路３４とを
備える。

【００１５】チェックビット書き込み回路３３は、ＣＰ
Ｕ２０から送られたデータに基づいてこれに対応するチ
ェックビットを生成し、ＣＰＵ２０から送られたデータ
に対応するアドレスに基づいて前記生成されたチェック
ビットを格納するチェックビットアドレスを生成し、チ
ェックビットアドレスにチェックビットを書き込む。チ
ェックビット書き込みキュー回路３４は、チェックビッ
ト書き込み回路３３が生成したチェックビット及びチェ
ックビットアドレスを互いに対応させて格納する。ＣＰ
Ｕ２０からのメモリ４０への読み出し要求及び書き込み
要求が無い期間において、チェックビット書き込み回路
３３が、チェックビット書き込みキュー回路３４の格納
するチェックビットを、これに対応するチェックビット
書き込みキュー回路３４の格納するチェックビットアド
レスに書き込む。

【００１６】本発明の記憶装置によれば、ＣＰＵ２０か
ら送られたデータに基づいて生成されたチェックビット
及びＣＰＵ２０から送られた前記データに対応するアド
レスに基づいて生成されたチェックビットアドレスが、
チェックビット書き込みキュー回路３４に互いに対応さ
せられて一時的に格納される。

【００１７】従って、本発明の記憶装置は、チェックビ
ット書き込みキュー回路３４と言うハードウェアによっ
てチェックビットとデータとについて相互に対応関係を
維持しつつ、書き込み及び読み出しを行うことができ
る。これにより、メモリ４０の書き込み及び読み出しの
実行速度を向上できる。

【００１８】また、本発明の記憶装置においては、チェ
ックビット及びチェックビットアドレスがチェックビッ
ト書き込みキュー回路３４に一時的に保持されるので、
当該データの書き込みに連続してチェックビットの書き
込みを行う必要がない。従って、メモリ４０の書き込み
速度を向上できる。これにより、当該データの書き込み
さえ終了すれば、チェックビットの書き込みを行うこと
なく、ＣＰＵ２０からの次の書き込み要求及び読み出し
の要求を受け付けることができる。

【００１９】更に、本発明の記憶装置においては、チェ
ックビット及びチェックビットアドレスがチェックビッ
ト書き込みキュー回路３４に一時的に保持されるので、
チェックビットの書き込みをＣＰＵ２０からメモリ要求
が出されていない期間において実行することができる。
即ち、チェックビットの書き込みは、ＣＰＵ２０からは
隠れて見えない書き込み動作である。従って、チェック
ビットの書き込みがＣＰＵ２０からのメモリ要求の実行
の障害となることはない。これにより、メモリ４０にお
いてデータとこれに対応するチェックビットとを異なる
アドレスに格納する方式を採用しても、メモリ４０への
書き込み性能が低下することがない。

【００２０】本発明の記憶装置によれば、メモリ４０に
おいてデータとこれに対応するチェックビットとを異な
るアドレスに格納する方式を採用することによってメモ
リの利用効率の低下を防止しつつ、ＣＰＵ２０からより
多くのメモリ要求を受け付け、また、ＣＰＵ２０から見
たメモリ４０の性能を向上できる。

【００２１】

【発明の実施の形態】図２は記憶装置構成図であり、本
発明の記憶装置１００の構成を示す。図１において、記
憶装置１００は、データバス、アドレスバス、コントロ
ールバスを介して、ＣＰＵ２０に接続される。

【００２２】ＣＰＵ２０は、記憶装置１００又はメモリ
制御回路３０に対して、メモリ４０についての読み出し
要求及び書き込み要求を送出する。読み出し要求におい
て、読み出すべきアドレスも送出される。書き込み要求
において、書き込むべきデータ及びそのアドレスも送出
される。

【００２３】メモリ制御回路３０はＣＰＵ２０に接続さ
れ、これとの間で、アドレスバスを介してアドレス（ア
ドレス信号）の授受を行い、データバスを介してデータ
の授受を行い、コントロールバスを介して各種の制御信
号の授受を行う。メモリ制御回路３０の送出するエラー
応答（エラー応答信号）は、コントロールバスを介して
ＣＰＵ２０に送られる。ＣＰＵ２０は、コントロールバ
スを介して、メモリ４０への読み出し要求及び書き込み
要求をメモリ制御回路３０に送出する。メモリ制御回路
３０はメモリ４０の読み出し要求及び書き込み要求を実
行する。

【００２４】メモリ制御回路３０はメモリ４０に接続さ
れ、これとの間で、（ローカル）アドレスバスを介して
アドレスの授受を行い、（ローカル）データバスを介し
てデータの授受を行い、（ローカル）コントロールバス
を介して各種の制御信号の授受を行う。メモリ制御回路
３０は、コントロールバスを介して、メモリ４０への読
み出し要求及び書き込み要求を送出して、ＣＰＵ２０か
ら要求されたメモリ４０の読み出し要求及び書き込み要
求を実行する。

【００２５】メモリ制御回路３０は、読み出し書き込み
制御回路３１、データ書き込み回路３２、チェックビッ
ト書き込み回路３３、チェックビット書き込みキュー回
路３４、読み出し回路３５、エラー処理回路３６、パス
ワード回路３７を備える。

【００２６】読み出し書き込み制御回路３１は、チェッ
クビット書き込みキュー回路３４を参照してメモリ制御
回路３０の他の各回路を制御し、メモリ４０についての
読み出し及び書き込みを行う。データ書き込み回路３２
はメモリ４０のデータ空間４１の指定されたアドレスへ
データを書き込む。チェックビット書き込み回路３３
は、チェックビット及びチェックビットアドレスを生成
し、メモリ４０のチェックビット空間４２の当該チェッ
クビットアドレスへ当該チェックビットを書き込む。チ
ェックビット書き込みキュー回路３４はチェックビット
書き込み回路３３が生成したチェックビット及びチェッ
クビットアドレスを一時的に格納する。読み出し回路３
５はメモリ４０のデータ空間４１からデータを読み出
し、チェックビット空間４２から複数のチェックビット
（チェックビットデータ）を読み出す。エラー処理回路
３６は、読み出し回路３５が読み出したデータと、読み
出し回路３５が読み出したチェックビットデータから選
択したチェックビット又はチェックビット書き込みキュ
ー回路３４が格納するチェックビットとを用いて、エラ
ーチェックを行う。パスワード回路３７は予めメモリ４
０に記憶されたパスワードの設定（解除）を行う。

【００２７】メモリ４０はデータとこれに対応するチェ
ックビットとを異なるアドレスに格納する。即ち、メモ
リ４０において、データはデータ空間４１に格納され、
チェックビットはチェックビット空間４２に格納され
る。データ空間４１とチェックビット空間４２とは、メ
モリ４０のメモリ空間においてアドレスによって区切ら
れる。チェックビットは複数のチェックビットの集合
（チェックビットデータ）として同一のアドレスに格納
される。チェックビットの読み出し及び書き込みは、チ
ェックビットデータを単位として行われる。チェックビ
ットデータは、複数のデータに対応する複数のチェック
ビットをまとめて、１個のデータと同一の大きさとした
データ列である。

【００２８】メモリ４０は、書き込み及び読み出しを行
い得る記憶素子（ＲＡＭ）であり、例えばフラッシュメ
モリからなる。従って、書き込みを行うためには予め記
憶されたパスワードの設定（解除）が必要であるので、
メモリ制御回路３０がパスワード回路３７を備える。従
って、メモリ４０がＤＲＡＭ又はＳＲＡＭからなる場
合、パスワード回路３７は省略される。

【００２９】図３はメモリ４０の構成を示す。図３に示
すように、メモリ４０のデータ空間４１において、アド
レスX'n0000 乃至X'n0007 に８個のデータＤ０乃至Ｄ７
が格納される。この例において、同一のアドレスに格納
されたものを１個のデータと言う。１個のデータ（の大
きさ）は８ビットからなる。

【００３０】チェックビットはパリティチェック用の１
ビットからなる。データＤ０乃至Ｄ７に、各々、チェッ
クビットＰ０乃至Ｐ７が対応する。データＤ０乃至Ｄ７
に対応する８個のチェックビットＰ０乃至Ｐ７がまとめ
られて１個のチェックビットデータとされる。チェック
ビットデータは、チェックビット空間４２の同一のアド
レスX'nppp0 に格納される。チェックビットデータのア
ドレスX'nppp0 が、データＤ０乃至Ｄ７の最後尾のアド
レスX'n0007 に連続する必要はない。

【００３１】アドレスX'nppp0 のチェックビットデータ
において、データＤ０乃至Ｄ７の中の最小のアドレスX'
n0000 を持つデータＤ０のチェックビットＰ０が最下位
ビットとされ、最大アドレスX'n0007 のデータＤ７のチ
ェックビットＰ７が最上位ビットとされる。即ち、チェ
ックビットデータにおける各チェックビットの位置は、
当該チェックビットの対応するデータのアドレス（の最
下位ビットの値）によって定まる。この関係はハードウ
ェアによって常に維持される。

【００３２】図４はパスワード回路３７を除くメモリ制
御回路３０の構成を示す。図４に示すように、メモリ制
御回路３０は、タイミング回路（ＴＧ）１、アドレス変
換回路３、アドレスキュー４、アドレス比較回路２、マ
ルチプレクサ５、チェックビット生成回路６、チェック
ビットキュー７、リードモディファイライト回路（ＲＭ
Ｗ）１１、マルチプレクサ８、マルチプレクサ９、エラ
ーチェック回路（ＥＣＣ）１０を備える。

【００３３】読み出し書き込み制御回路３１はタイミン
グ回路１及びアドレス変換回路３からなる。データ書き
込み回路３２はマルチプレクサ５及びマルチプレクサ８
からなる。チェックビット書き込み回路３３は、アドレ
ス変換回路３、チェックビット生成回路６、マルチプレ
クサ５、マルチプレクサ８、リードモディファイライト
回路１１からなる。チェックビット書き込みキュー回路
３４はアドレスキュー４とチェックビットキュー７とか
らなる。読み出し回路３５はマルチプレクサ５からな
る。エラー処理回路３６はマルチプレクサ９及びエラー
チェック回路１０からなる。

【００３４】タイミング回路１は、ＣＰＵ２０から送出
された各種の制御信号を取り込んで、これに基づいてメ
モリ制御回路３０の他の各回路の制御信号及びメモ４０
の制御信号を所定のタイミングで形成してこれらに対し
て送出する。これにより、タイミング回路１はＣＰＵ２
０からのメモリ要求（書き込み要求及び読み出し要求）
を実行する。

【００３５】アドレス変換回路３は、タイミング回路１
からの制御信号に従って、読み出し及び書き込みの対象
であるデータに対応するアドレスを取り込んで、これに
基づいて当該データに対応するチェックビットのチェッ
クビットアドレスを生成して（変換して）出力する。

【００３６】チェックビット生成回路６は、タイミング
回路１からの制御信号に従って、ＣＰＵ２０からのメモ
リ４０への書き込み要求がある場合、ＣＰＵ２０から送
出されたデータを取り込んで所定の演算を行うことによ
って、当該データに基づいてこれに対応するチェックビ
ットを生成して出力する。

【００３７】アドレスキュー４はアドレス変換回路３の
生成したチェックビットアドレスを一時的に格納する。
チェックビットキュー７はチェックビット生成回路６の
生成したチェックビットを一時的に格納する。アドレス
キュー４及びチェックビットキュー７は、所定の段数の
ＦＩＦＯバッファからなり、互いに同一の段数の単位回
路を有し同一の数のアドレス及びチェックビットを格納
できる大きさとされる。アドレスキュー４の単位回路は
８ビットのデータ幅であり、チェックビットキュー７の
単位回路は１ビットのデータ幅である。なお、ＦＩＦＯ
バッファに代えて、シフトレジスタを用いても良い。

【００３８】アドレスキュー４及びチェックビットキュ
ー７である２個のＦＩＦＯバッファは、タイミング回路
１からの制御信号に従って、チェックビット及びチェッ
クビットアドレスを互いに対応させて格納し、その先頭
（マルチプレクサ５及びリードモディファイライト回路
１１側）に存在するチェックビットアドレス及びチェッ
クビットを、各々、マルチプレクサ５及びリードモディ
ファイライト回路１１に出力する。また、チェックビッ
トキュー７は、タイミング回路１からの制御信号に従っ
て、これが格納するチェックビットの中で、アドレス比
較回路２における比較の結果一致したチェックビットア
ドレスに対応するチェックビットをマルチプレクサ９に
出力する。

【００３９】アドレス比較回路２は、タイミング回路１
からの制御信号に従って、ＣＰＵ２０からのメモリ４０
への読み出し要求がある場合、アドレス変換回路３が生
成したチェックビットアドレスとチェックビットキュー
４の格納するチェックビットアドレスの各々とを比較す
る。アドレス比較回路２は、比較の結果、一致するチェ
ックビットアドレスが存在する場合及び存在しない（不
一致である）場合、各々、一致信号及び不一致信号をタ
イミング回路１に対して送出する。

【００４０】マルチプレクサ５は、タイミング回路１か
らの制御信号に従って、アドレスキュー４が出力するア
ドレスと、ＣＰＵ２０からのアドレス（又はアドレス変
換回路３の出力するチェックビットアドレス）とのいず
れか一方を択一的に出力する。マルチプレクサ５の出力
するアドレスはメモリ４０に入力される。

【００４１】マルチプレクサ８は、タイミング回路１か
らの制御信号に従って、リードモディファイライト回路
１１が出力する（新たな）チェックビットデータと、Ｃ
ＰＵ２０からのデータとのいずれか一方を択一的に出力
する。マルチプレクサ８の出力するデータはメモリ４０
に入力される。

【００４２】マルチプレクサ９は、タイミング回路１か
らの制御信号に従って、チェックビットキュー７が出力
するチェックビットと、メモリ４０からのチェックビッ
トとのいずれか一方を択一的に出力する。実際には、マ
ルチプレクサ９は、メモリ４０から送出されたチェック
ビットデータ（８ビット）の中からエラーチェックに用
いるためのチェックビット（１ビット）を選択する。即
ち、ＣＰＵ２０からの読み出し要求のアドレス（の最下
位ビットの値）に基づいて、当該エラーチェックに用い
るためのチェックビットを選択する。

【００４３】エラーチェック回路１０は、タイミング回
路１からの制御信号に従って、マルチプレクサ９の出力
するチェックビット（当該データに対応するチェックビ
ット）と、メモリ４０からのデータとを用いて当該デー
タについてのエラーチェックを行う。エラーチェック回
路１０は、ＣＰＵ２０に対して、エラーチェックによっ
てエラーが発見された場合エラー応答を送出し、エラー
が発見されない場合エラー応答を送出しない。

【００４４】リードモディファイライト回路１１は、タ
イミング回路１からの制御信号に従って、チェックビッ
トキュー７の出力するチェックビットとメモリ４０から
のチェックビットデータとを用いて、当該チェックビッ
トデータをモディファイ（交換）して出力する。即ち、
メモリ４０からのチェックビットデータ（８ビット）の
中から、当該チェックビットを書き込むべきビット位置
にあるチェックビットを選択して、これを当該チェック
ビットに変更して新たなチェックビットデータを形成す
る。この選択のために、例えば、ＣＰＵ２０からの書き
込み要求のアドレスの最下位ビット（１ビット）の値
が、チェックビットキュー７においてチェックビットの
各々に付加される。

【００４５】次に、記憶装置１００における書き込み動
作について図４及び図５を参照して説明する。図５は記
憶装置１００における書き込み動作を示す図である。タ
イミング回路１は、チェックビット書き込みキュー回路
３４に空きが無い時、ＣＰＵ２０に対してビジー信号を
送出してメモリ要求を受け付けず、チェックビット書き
込みキュー回路３４に格納されたチェックビットの書き
込み（チェックビットライトサイクル）を優先して実行
する。チェックビットライトサイクルについては後述す
る。

【００４６】このために、チェックビット書き込みキュ
ー回路３４（アドレスキュー４又はチェックビットキュ
ー７の一方）において、例えばその単位回路にフラグが
付加される。対応する単位回路にチェックビットアドレ
ス又はチェックビットが書き込まれた時点で、対応する
フラグがオン（“１”又はハイレベル）とされる。最後
尾（アドレス変換回路３及びチェックビット生成回路６
側）の単位回路に対応するフラグのオンに応じて、タイ
ミング回路１がビジー信号を送出する。

【００４７】ＣＰＵ２０が、記憶装置１００のメモリ制
御回路３０に対して、メモリ４０への書き込み要求（Ｃ
ＰＵ−ＷＲＩＴＥ）を送出すると共に、アドレスＡ０
（図３のX'n0000 ）及びデータＤ０を送出する。

【００４８】タイミング回路１は、メモリ４０への書き
込み要求がある場合、自己がビジー信号を送出していな
いからチェックビット書き込みキュー回路３４に空きが
有るので、当該書き込み要求（ライトサイクル）を実行
する。即ち、データの書き込みに必要な各種の制御信号
を形成して、データ書き込み回路３２にデータの書き込
みを行わせる。

【００４９】タイミング回路１がメモリ４０への書き込
み要求（ＲＡＭ−ＷＲＩＴＥ）を形成してメモリ４０に
送出する。これと共に、マルチプレクサ５及びマルチプ
レクサ８が、タイミング回路１の制御により、メモリ制
御書き込み３０に取り込んだアドレスＡ０及びデータＤ
０をメモリ４０に送出する。これにより、メモリ４０に
おいて、当該データＤ０が当該アドレスＡ０（X'n0000
）に書き込まれる。タイミング回路１はＣＰＵ２０に
対して書き込み終了（ＣＰＵ−ＡＣＫ）を送出する。以
上で書き込みのメモリサイクル（ライトサイクル）は終
了する。

【００５０】タイミング回路１は、ライトサイクルが実
行される場合、これに並行して（又は当該ライトサイク
ルの一部として）、チェックビット書き込み回路３３に
当該書き込みされるデータＤ０についてのチェックビッ
トＤＰ０及びチェックビットアドレスＡＰを生成させ
て、これをチェックビット書き込みキュー回路３４に格
納させる。このために、タイミング回路１は、ライトサ
イクルにおいて、取り込んだアドレスＡ０及びデータＤ
０をアドレス変換回路３及びチェックビット生成回路６
に入力する。

【００５１】アドレス変換回路３が、アドレスＡ０に基
づいてチェックビットを書き込むべきアドレス（チェッ
クビットアドレス）ＡＰ（図３のX'nppp0 ）を生成す
る。チェックビットアドレスＡＰはアドレスキュー４に
記憶される。チェックビット生成回路６が、データＤ０
に基づいてチェックビットＤＰｎ（図３のＰ０であって
新しいもの、以下Ｐ０’）を生成する。チェックビット
ＤＰｎはチェックビットキュー７に記憶される。

【００５２】チェックビットアドレスＡＰ及びチェック
ビットＤＰｎは、アドレスキュー４及びチェックビット
キュー７において、フラグのオンしていない最も先頭側
の単位回路から順に格納される。チェックビットアドレ
スＡＰ及びチェックビットＤＰｎは、当該チェックビッ
トＤＰｎがメモリ４０に書き込まれる（リードモディフ
ァイライトが終了する）まで、アドレスキュー４及びチ
ェックビットキュー７に記憶される。

【００５３】書き込みのメモリサイクルの終了により、
メモリ制御回路３０及びメモリ４０はＣＰＵ２０に対し
てメモリ要求待ちの状態になる。ここで、ＣＰＵ２０か
らのメモリ要求がある場合、タイミング回路１はこれを
実行する。従って、チェックビットの書き込みを終了す
ることなく、データの書き込み後直ちに次のメモリ要求
を受け付けて実行することができる。

【００５４】ここで、メモリ要求が書き込み要求である
場合、前記ライトサイクルを繰り返す。メモリ要求が読
み出し要求である場合、後述の図６又は図７に示すリー
ドサイクルを行う。これから判るように、ライトサイク
ル及びチェックビットライトサイクルは、図５に示すよ
うに必ずしも連続して行われるものではない。図５は、
便宜的にこれらを同一の図面に表したものである。

【００５５】タイミング回路１は、ＣＰＵ２０からのメ
モリ要求がない場合、チェックビット書き込みキュー回
路３４に格納されたチェックビットアドレス及びチェッ
クビットがある（先頭の単位回路に対応するフラグがオ
ンしている）時に、当該チェックビットの書き込み（チ
ェックビットライトサイクル）を自動的に実行する。即
ち、チェックビットの書き込みに必要な各種の制御信号
を形成して、チェックビット書き込み回路３３にチェッ
クビットの書き込みを行わせる。

【００５６】タイミング回路１はメモリ４０への読み出
し要求（ＲＡＭ−ＲＥＡＤ）を形成してメモリ４０に送
出する。これと共に、タイミング回路１の制御により、
アドレスキュー４がその先頭にあるチェックビットアド
レスＡＰ（X'nppp0 ）を出力し、これをマルチプレクサ
５がメモリ４０に送出する。これにより、次のサイクル
において、メモリ４０から当該アドレスＡ０に格納され
ていたチェックビットデータＤＰ０（図３のＰ７乃至Ｐ
０）が読み出される。

【００５７】タイミング回路１の制御により、チェック
ビットキュー７及びリードモディファイライト回路１１
が読み出したチェックビットデータＤＰ０のモディファ
イを実行する。即ち、チェックビットキュー７は、その
先頭にあるチェックビットＤＰｎ（Ｐ０’）を出力す
る。リードモディファイライト回路１１は、チェックビ
ットデータＤＰ０（Ｐ７乃至Ｐ０）及びチェックビット
ＤＰｎ（Ｐ０’）を取り込んで、チェックビットデータ
ＤＰ０の所定のビットＰ０をチェックビットＤＰｎ（Ｐ
０’）とする（交換する）。この時、チェックビットキ
ュー７において、チェックビットＤＰｎ（Ｐ０’）に対
応して記憶されていたアドレスの最下位ビットの値が
“０”であるので、チェックビットデータＤＰ０の最下
位ビットＰ０がモディファイされる。これにより、リー
ドモディファイライト回路１１が新たなチェックビット
データＤＰ１（Ｐ７乃至Ｐ１及びＰ０’）を出力する。

【００５８】次に、タイミング回路１はメモリ４０への
書き込み要求（ＲＡＭ−ＷＲＩＴＥ）を形成してメモリ
４０に送出する。これと共に、タイミング回路１の制御
により、アドレスキュー４及びマルチプレクサ５がアド
レスキュー４の先頭にあるチェックビットアドレスＡＰ
（X'nppp0 ）をメモリ４０に送出し、また、マルチプレ
クサ８がリードモディファイライト回路１１の出力する
新たなチェックビットデータＤＰ１（Ｐ７乃至Ｐ１及び
Ｐ０’）をメモリ４０に送出する。これにより、メモリ
４０において、当該チェックビットデータＤＰ１が当該
チェックビットアドレスＡＰに書き込まれる。

【００５９】以上でチェックビットデータの書き込みの
メモリサイクル（リードモディファイライトサイクル）
は終了する。この終了と共に、タイミング回路１は、そ
の時点までアドレスキュー４及びチェックビットキュー
７の先頭にあったチェックビットアドレスＡＰ及びチェ
ックビットＤＰｎを無効とする。即ち、アドレスキュー
４及びチェックビットキュー７に格納されているチェッ
クビットアドレス及びチェックビットを、各々、次段の
単位回路に送る。

【００６０】次に、記憶装置１００における読み出し動
作について図４及び図６を参照して説明する。図６は記
憶装置１００における読み出し動作であって、データＤ
０に対応するチェックビットＰ０’のメモリ４０への書
き込み終了後における読み出し動作を示す図である。

【００６１】ＣＰＵ２０が、メモリ制御回路３０に対し
て、メモリ４０の読み出し要求（ＣＰＵ−ＲＥＡＤ）及
びアドレスＡ０（X'n0000 ）を送出する。タイミング回
路１は、ＣＰＵ２０からのメモリ４０の読み出し要求が
ある場合、自己がビジー信号を送出していないので、当
該読み出し要求（リードサイクル）を実行する。即ち、
データの読み出しに必要な各種の制御信号を形成して、
読み出し回路３５にデータの読み出しを行わせ、エラー
処理回路３６にエラー処理を行わせる。

【００６２】タイミング回路１がメモリ４０への読み出
し要求（ＲＡＭ−ＲＥＡＤ）を形成してメモリ４０に送
出する。これと共に、タイミング回路１の制御により、
マルチプレクサ５がアドレスＡ０をメモリ４０に送出す
る。これにより、次サイクルにおいて、メモリ４０から
当該アドレスＡ０（X'n0000 ）に格納されていたデータ
Ｄ０が読み出される。このデータＤ０は、タイミング回
路１の制御の下で、エラーチェック回路１０によって取
り込まれる。

【００６３】一方、タイミング回路１の制御の下、取り
込んだアドレスＡ０が入力されたアドレス変換回路３
が、読み出すべきデータＤ０に対応するチェックビット
ＤＰｎ（Ｐ０’）の格納されているチェックビットアド
レスＡＰ（X'nppp0 ）を生成させる。そして、タイミン
グ回路１は、アドレス変換回路３の生成したチェックビ
ットアドレスＡＰ（X'nppp0 ）と、アドレスキュー４が
格納しているチェックビットアドレスの各々とを、アド
レス比較回路２に比較させる。アドレス比較回路２は、
ＦＩＦＯバッファからなるアドレスキュー４の単位回路
の各々の各ビットと、アドレス変換回路３の生成したチ
ェックビットアドレスＡＰの各ビットとを比較するよう
に構成される。これにより、当該比較はアドレス変換回
路３からのチェックビットアドレスＡＰの入力と略同時
に終了するので、この比較を行っても、リードサイクル
が遅くなることはない。

【００６４】この場合、既に、データＤ０に対応するチ
ェックビットＰ０’のメモリ４０への書き込みが終了し
ているので、当該チェックビットアドレスＡＰ（X'nppp
0 ）はアドレスキュー４に存在しない。従って、比較の
結果は不一致となり、不一致信号がタイミング回路１に
送られる。以上がアドレスＡ０のメモリ４０への送出と
同一のサイクルにおいて行われる。

【００６５】不一致信号を受けたタイミング回路１が、
読み出し回路３５にメモリ４０に格納されたチェックビ
ットＰ０’を読み出させる。タイミング回路１が、読み
出し要求（ＲＡＭ−ＲＥＡＤ）の送出を一旦停止した後
に１サイクルにおいて、再びメモリ４０への読み出し要
求（ＲＡＭ−ＲＥＡＤ）を形成してメモリ４０に送出す
る。これと共に、タイミング回路１の制御により、アド
レス変換回路３が再びチェックビットアドレスＡＰ（X'
nppp0 ）を形成して、これをマルチプレクサ５がメモリ
４０に送出する。これにより、次サイクルにおいて、メ
モリ４０から当該チェックビットアドレスＡＰ（X'nppp
0 ）に格納されていたチェックビットデータＤＰ１（Ｐ
７乃至Ｐ１及びＰ０’）が読み出される。このチェック
ビットデータＤＰ１の中で所定のチェックビットＤＰｎ
（Ｐ０’）が、タイミング回路１の制御の下で、マルチ
プレクサ９によって選択的に出力され、エラーチェック
回路１１に入力される。この時、アドレスＡ０（X'n000
0 ）の最下位ビットの値が“０”であるので、チェック
ビットデータＤＰ１の中で最下位ビットＰ０’が選択さ
れる。

【００６６】エラーチェック回路１１は、タイミング回
路１の制御の下、データＤ０とチェックビットＤＰｎ
（Ｐ０’）とを用いて、当該データＤ０についてのエラ
ーチェックを行う。エラーチェックの結果、読み出した
データＤ０に異常がない場合、タイミング回路１は、Ｃ
ＰＵ２０に対して、当該データＤ０を送出すると共に読
み出し終了（ＣＰＵ−ＡＣＫ）を送出する。以上でデー
タの読み出しのメモリサイクル（リードサイクル）が終
了する。これにより、メモリ制御回路３０及びメモリ４
０はＣＰＵ２０に対してメモリ要求待ちの状態になる。
データＤ０に異常がある場合、タイミング回路１は、Ｃ
ＰＵ２０に対して、当該データＤ０及び読み出し終了に
代えて、エラー応答を返す。

【００６７】次に、記憶装置１００における読み出し動
作について図４及び図７を参照して説明する。図７は記
憶装置１００における読み出し動作であって、データＤ
０に対応するチェックビットＰ０’のメモリ４０への書
き込み終了前における読み出し動作を示す図である。図
６の場合と同様にして、ＣＰＵ２０が読み出し要求（Ｃ
ＰＵ−ＲＥＡＤ）及びアドレスＡ０（X'n0000 ）を送出
し、これに応じて、タイミング回路１が当該読み出し要
求（リードサイクル）を実行する。即ち、タイミング回
路１がメモリ４０への読み出し要求（ＲＡＭ−ＲＥＡ
Ｄ）及び取り込んだアドレスＡ０をメモリ４０に送出
し、次サイクルにおいて、メモリ４０から当該アドレス
Ａ０（X'n0000 ）に格納されていたデータＤ０が読み出
され、エラーチェック回路１０に取り込まれる。

【００６８】一方、タイミング回路１の制御の下、図６
の場合と同様にして、アドレス変換回路３がチェックビ
ットアドレスＡＰ（X'nppp0 ）を生成し、これとアドレ
スキュー４が格納しているチェックビットアドレスの各
々とを、アドレス比較回路２が比較する。

【００６９】この場合、図６の場合とは逆に、データＤ
０に対応するチェックビットＰ０’のメモリ４０への書
き込みが終了していないので、当該チェックビットアド
レスＡＰ（X'nppp0 ）はアドレスキュー４に存在する。
従って、比較の結果は一致し、一致信号がタイミング回
路１に送られる。以上がアドレスＡ０のメモリ４０への
送出と同一のサイクルにおいて行われる。

【００７０】一致信号を受けたタイミング回路１が、次
のサイクルにおいて、チェックビットキュー７に格納さ
れているチェックビットＰ０’を出力させる。データＤ
０の読み出しと並行して、タイミング回路１の制御の
下、チェックビットキュー７が、これに格納されている
チェックビットであって、アドレス比較回路２における
比較において一致したアドレスに対応するチェックビッ
トＤＰｎ（Ｐ０’）を出力させる。このチェックビット
ＤＰｎはマルチプレクサ９に入力され、タイミング回路
１の制御の下で、マルチプレクサ９によって選択的に出
力され、エラーチェック回路１１に入力される。

【００７１】この後、図６と同様にして、タイミング回
路１の制御の下で、エラーチェック回路１１におけるデ
ータＤ０とチェックビットＤＰｎ（Ｐ０’）とを用いた
当該データＤ０についてのエラーチェックが行われる。
そして、タイミング回路１からＣＰＵ２０に対して、デ
ータＤ０に異常がない場合には当該データＤ０及び読み
出し終了（ＣＰＵ−ＡＣＫ）が送出され、データＤ０に
異常がある場合にはエラー応答が返される。以上でデー
タの読み出しのメモリサイクル（リードサイクル）が終
了する。これにより、メモリ制御回路３０及びメモリ４
０はＣＰＵ２０に対してメモリ要求待ちの状態になる。

【００７２】図６と図７との比較から判るように、図７
における読み出し動作は、チェックビットをメモリ４０
から読み出す必要がないので、極めて高速で終了する。
従って、この分ＣＰＵ２０から見たメモリ４０の性能を
向上できる。また、書き込んだデータが数サイクルの後
に読み出されることが多い記憶装置１００においては、
チェックビット書き込みキュー回路３４の単位回路の段
数をある程度多くしておくことによって、殆ど全ての読
み出し動作を図７における読み出し動作とすることによ
り、極めて高速化できる。

【００７３】次に、パスワード回路３７について図２、
図４及び図８により説明する。前述のように、メモリ４
０がフラッシュメモリからなるので、その読み出しは自
由にできるが、書き込みは予め定められた所定のシーケ
ンスによるパスワードの設定（解除）を必要とする。そ
こで、パスワード回路３７が、メモリ４０へのライトサ
イクル及びチェックビットライトサイクルにおいて、当
該シーケンスに従ってパスワードの設定を行う。

【００７４】メモリ４０への前述のデータＤ０のライト
サイクルにおいて、図８（Ａ）に示すように、読み出し
書き込み制御回路３１（タイミング回路１）が、パスワ
ード回路３７に以下のシーケンスＳ１乃至Ｓ３を行わせ
る。

【００７５】パスワード回路３７が、タイミング回路１
の制御により、所定のタイミングでアドレス0X05555 及
びデータ0Xaaを出力する。このアドレス0X05555 及びデ
ータ0Xaaを、タイミング回路１の制御により、マルチプ
レクサ５及びマルチプレクサ８がメモリ４０に出力す
る。この時、タイミング回路１はメモリ４０に対して書
き込み要求（ＲＡＭ−ＷＲＩＴＥ）を送出する。これに
より、メモリ４０のアドレス0X05555 にデータ0Xaaを書
き込む（Ｓ１）。

【００７６】同様にして、パスワード回路３７が出力し
たアドレス0X02aaa 及びデータ0X55により、メモリ４０
のアドレス0X02aaa にデータ0X55を書き込む（Ｓ２）。
同様にして、パスワード回路３７が出力したアドレス0X
05555 及びデータ0Xaaにより、メモリ４０のアドレス0X
05555 にデータ0Xaaを書き込む（Ｓ３）。

【００７７】以上により、メモリ４０についてのパスワ
ードの設定が終了し、書き込みが可能となる。このシー
ケンスＳ１乃至Ｓ３を行うために、パスワード回路３７
は、予めアドレス0X05555 及びデータ0Xaa、アドレス0X
02aaa 及びデータ0X55、及び、この送出の順を記憶す
る。即ち、パスワード回路３７は、このシーケンスＳ１
乃至Ｓ３を記憶し、ライトサイクルにおいてタイミング
回路１の制御により当該シーケンスＳ１乃至Ｓ３を自動
的に行う。

【００７８】データ書き込み回路３２が、前述のように
して、メモリ４０のアドレス0Xn0000 （Ａ０）にデータ
Ｄ０を書き込む（Ｓ４）。メモリ４０への前述のチェッ
クビットデータＤＰ１のチェックビットライトサイクル
において、図８（Ｂ）に示すように、読み出し書き込み
制御回路３１が、パスワード回路３７に以下のシーケン
スＳ７乃至Ｓ９を行わせる。

【００７９】読み出し回路３５が、前述のようにして、
メモリ４０のアドレス0Xnppp0 （ＡＰ）からチェックビ
ットデータＤＰ０を読み出す（Ｓ５）。これは読み出し
動作であるので、パスワードの設定を要しない。

【００８０】チェックビット書き込み回路３３が、前述
のようにして、読み出したチェックビットデータＤＰ０
をモディファイして新たなチェックビットデータＤＰ１
を形成する（Ｓ６）。

【００８１】パスワード回路３７が、前述と同様にし
て、アドレス0X05555 及びデータ0Xaaを出力する。そし
て、前述と同様にして、メモリ４０のアドレス0X05555
にデータ0Xaaを書き込む（Ｓ７）。

【００８２】同様にして、パスワード回路３７が出力し
たアドレス0X02aaa 及びデータ0X55により、メモリ４０
のアドレス0X02aaa にデータ0X55を書き込む（Ｓ８）。
同様にして、パスワード回路３７が出力したアドレス0X
05555 及びデータ0Xaaにより、メモリ４０のアドレス0X
05555 にデータ0Xaaを書き込む（Ｓ９）。

【００８３】以上により、メモリ４０についてのパスワ
ードの設定が終了し、書き込みが可能となる。パスワー
ド回路３７は、このシーケンスＳ７乃至Ｓ９を記憶し、
チェックビットライトサイクルにおいてタイミング回路
１の制御により当該シーケンスＳ７乃至Ｓ９を自動的に
行う。

【００８４】チェックビット書き込み回路３３が、前述
のようにして、新たなチェックビットデータＤＰ１をメ
モリ４０のアドレス0Xnppp0 に書き込む（Ｓ１０）。こ
れにより、メモリ４０がフラッシュメモリであっても、
ＣＰＵ２０は何らこれを意識することなく、ライトサイ
クルを行うことができる。また、パスワードの設定が、
ＣＰＵ２０のソフトウェアによってではなく、パスワー
ド回路３７によって行われるので、これを高速で行うこ
とができる。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
データのエラーチェック機能を有する記憶装置におい
て、チェックビット及びチェックビットアドレスを一時
的に保持するハードウェアを設けることによって、チェ
ックビットとデータとについて相互に対応関係を維持し
つつ、書き込み／読み出しを行うことができるので、メ
モリの書き込み／読み出しの実行速度を向上でき、ま
た、データの書き込み動作に連続してチェックビットの
書き込み動作を行う必要をなくすことができるので、チ
ェックビットの書き込み動作の終了を待たずにＣＰＵか
らの次のメモリ要求を受け付けることができ、更に、Ｃ
ＰＵからメモリ要求が出されていない期間においてチェ
ックビットの書き込み動作を実行することができるの
で、チェックビットの書き込み動作がＣＰＵからのメモ
リ要求の実行の障害となることを防止でき、結果とし
て、データとチェックビットとを異なるアドレスに格納
する方式を採用してメモリの利用効率の低下を防止しつ
つ、ＣＰＵから見たメモリ性能を向上できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】記憶装置構成図である。

【図３】メモリ説明図である。

【図４】メモリ制御回路説明図である。

【図５】書き込み動作説明図である。

【図６】読み出し動作説明図である。

【図７】読み出し動作説明図である。

【図８】パスワード制御説明図である。

【符号の説明】

１タイミング回路２アドレス比較回路３アドレス変換回路４アドレスキュー５、８、９マルチプレクサ６チェックビット生成回路７チェックビットキュー１０エラーチェック回路１１リードモディファイライト回路２０ＣＰＵ３０メモリ制御回路３１読み出し書き込み制御回路３２データ書き込み回路３３チェックビット書き込み回路３４チェックビット書き込みキュー回路３５読み出し回路３６エラー処理回路３７パスワード回路４０メモリ１００記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者齋藤寛神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】データとこれに対応するチェックビット
とを異なるアドレスに格納するメモリと、ＣＰＵから送られたデータに基づいてこれに対応するチ
ェックビットを生成し、前記ＣＰＵから送られたデータ
に対応するアドレスに基づいて前記生成されたチェック
ビットを格納するチェックビットアドレスを生成し、チ
ェックビットアドレスにチェックビットを書き込むチェ
ックビット書き込み回路と、前記チェックビット書き込み回路が生成したチェックビ
ット及びチェックビットアドレスを互いに対応させて格
納するチェックビット書き込みキュー回路とからなり、ＣＰＵからの前記メモリへの読み出し要求及び書き込み
要求が無い期間において、前記チェックビット書き込み
回路が、前記チェックビット書き込みキュー回路の格納
するチェックビットを、これに対応する前記チェックビ
ット書き込みキュー回路の格納するチェックビットアド
レスに書き込むことを特徴とする記憶装置。
【請求項２】前記チェックビット書き込み回路が、前記ＣＰＵから送られたデータに基づいてこれに対応す
るチェックビットを生成するチェックビット生成回路
と、前記ＣＰＵから送られたデータに対応するアドレスに基
づいて、当該データに対応して生成されたチェックビッ
トを書き込むチェックビットアドレスを生成するアドレ
ス変換回路とからなり、前記チェックビット書き込みキュー回路が、前記チェックビット生成回路の生成したチェックビット
を格納するチェックビットキューと、前記アドレス変換回路の生成したチェックビットアドレ
スを格納するアドレスキューとからなることを特徴とす
る請求項１に記載の記憶装置。
【請求項３】前記チェックビット書き込みキュー回路
が所定の段数のＦＩＦＯバッファからなり、前記チェックビット書き込み回路が、前記チェックビッ
ト書き込みキュー回路に格納された順に、当該チェック
ビットの書き込みを行うことを特徴とする請求項１又は
請求項２に記載の記憶装置。
【請求項４】当該記憶装置が、更に、ＣＰＵから送ら
れたデータを前記メモリに書き込むデータ書き込み回路
を備え、ＣＰＵからの前記メモリへの書き込み要求がある場合に
おいて前記チェックビット書き込みキュー回路に空きが
有る時に、前記データ書き込み回路が、ＣＰＵから送られた当該デ
ータを前記メモリの当該データに対応するアドレスに書
き込み、前記チェックビット書き込み回路が、当該データに基づ
いて生成したチェックビット及び当該アドレスに基づい
て生成したチェックビットアドレスを前記チェックビッ
ト書き込みキュー回路に格納することを特徴とする請求
項１乃至請求項３のいづれかに記載の記憶装置。
【請求項５】前記メモリは、チェックビットの格納が
複数のデータに対応する複数のチェックビットをまとめ
て１個のデータと同一の大きさとしたチェックビットの
集合として行われるメモリであり、前記チェックビット書き込み回路が、前記チェックビッ
ト書き込みキュー回路の格納するチェックビットアドレ
スに格納されたチェックビットの集合を前記メモリから
読み出し、当該チェックビットの集合における所定の位
置のチェックビットを、当該チェックビットアドレスに
対応する前記チェックビット書き込みキュー回路の格納
するチェックビットと交換し、交換後の当該チェックビ
ットの集合を前記メモリの当該チェックビットアドレス
に書き込むことによって、当該チェックビットの書き込
みを行うことを特徴とする請求項１に記載の記憶装置。
【請求項６】前記記憶装置が、更に、前記メモリに書き込まれたデータ及びチェックビットを
読み出す読み出し回路と、データとこれに対応するチェックビットとを用いて当該
データについてのエラーチェックを行うエラー処理回路
を備え、前記エラー処理回路が、前記読み出し回路が読み出した
データと、このデータに対応するチェックビットであっ
て、前記読み出し回路が読み出したチェックビット又は
前記チェックビット書き込みキュー回路の格納するチェ
ックビットとを用いて、当該データについてのエラーチ
ェックを行うことを特徴とする請求項１に記載の記憶装
置。
【請求項７】前記記憶装置が、更に、前記メモリへの読み出し及び書き込みを制御し、ＣＰＵ
からの前記メモリへの読み出し要求がある場合、前記チ
ェックビット書き込み回路が当該アドレスに基づいて生
成したチェックビットアドレスと前記チェックビット書
き込みキュー回路の格納するアドレスとを比較する読み
出し書き込み制御回路とを備え、前記比較の結果が一致しない場合、前記読み出し回路が、当該アドレスに格納されたデータ
を前記メモリから読み出し、前記チェックビット書き込
み回路が当該アドレスに基づいて生成したチェックビッ
トアドレスに格納されたチェックビットを読み出し、前記エラーチェック回路が、当該読み出されたデータ及
びチェックビットとを用いてエラーチェックを行い、前記比較の結果が一致する場合、前記読み出し回路が当該アドレスに格納されたデータを
前記メモリから読み出し、前記チェックビット書き込み
回路がチェックビット書き込みキュー回路に格納されて
いる当該データに対応するチェックビットを出力し、前記エラーチェック回路が、当該読み出されたデータ及
び出力されたチェックビットとを用いてエラーチェック
を行うことを特徴とする請求項６に記載の記憶装置。