JPH06214939A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH06214939A JPH06214939A JP488093A JP488093A JPH06214939A JP H06214939 A JPH06214939 A JP H06214939A JP 488093 A JP488093 A JP 488093A JP 488093 A JP488093 A JP 488093A JP H06214939 A JPH06214939 A JP H06214939A
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- JP
- Japan
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- dma
- transfer
- operation definition
- read
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Abstract
(57)【要約】
【目的】本発明は、リード／ライトの混在を可能にし、
データ長が一定でない場合でも一度のＤＭＡ転送で転送
を行なえることを最も主要な目的としている。 【構成】本発明は、中央処理装置からのＤＭＡ要求に応
じて、メモリ間のＤＭＡ転送の制御を行なうＤＭＡコン
トローラにおいて、ＤＭＡ転送で各転送毎のソース／デ
スティネーションやリード／ライト等のＤＭＡ動作デー
タを記憶する動作定義記憶手段と、中央処理装置からの
ＤＭＡ要求を受けると、動作定義記憶手段の内容を読み
出してＤＭＡ動作データを一時的に記憶し、ＤＭＡ動作
の設定を行なう動作定義記憶手段制御手段と、動作定義
記憶手段制御手段によるＤＭＡ動作設定に従って入力／
出力バスの制御を行なうＤＭＡ転送制御手段とを備えた
ことを特徴としている。
データ長が一定でない場合でも一度のＤＭＡ転送で転送
を行なえることを最も主要な目的としている。 【構成】本発明は、中央処理装置からのＤＭＡ要求に応
じて、メモリ間のＤＭＡ転送の制御を行なうＤＭＡコン
トローラにおいて、ＤＭＡ転送で各転送毎のソース／デ
スティネーションやリード／ライト等のＤＭＡ動作デー
タを記憶する動作定義記憶手段と、中央処理装置からの
ＤＭＡ要求を受けると、動作定義記憶手段の内容を読み
出してＤＭＡ動作データを一時的に記憶し、ＤＭＡ動作
の設定を行なう動作定義記憶手段制御手段と、動作定義
記憶手段制御手段によるＤＭＡ動作設定に従って入力／
出力バスの制御を行なうＤＭＡ転送制御手段とを備えた
ことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロコンピ
ュータを組み合わせたシステムに用いられ、中央処理装
置（以下、ＣＰＵと称する）からのＤＭＡ要求に応じて
メモリ間のＤＭＡ転送の制御を行なうＤＭＡコントロー
ラに係り、特にＤＭＡ動作を任意に設定できるようにし
たＤＭＡコントローラに関するものである。
ュータを組み合わせたシステムに用いられ、中央処理装
置（以下、ＣＰＵと称する）からのＤＭＡ要求に応じて
メモリ間のＤＭＡ転送の制御を行なうＤＭＡコントロー
ラに係り、特にＤＭＡ動作を任意に設定できるようにし
たＤＭＡコントローラに関するものである。
【０００２】
【従来の技術】従来、この種のシステムにおけるＤＭＡ
転送は、各ＤＭＡチャンネル毎にデータ長をプログラム
することができ、ＤＭＡ転送によってデータをリード
（収集）またはライト（分配）したいソースとデスティ
ネーションを指定し、アドレス自動インクリメントを用
いた連続転送処理を行なったり、アドレスポインタを用
いてソース／デスティネーションを記憶してあるメモリ
のアドレスをメモリ上で連結させ、連鎖的に転送処理を
行なう構成となっている。
転送は、各ＤＭＡチャンネル毎にデータ長をプログラム
することができ、ＤＭＡ転送によってデータをリード
（収集）またはライト（分配）したいソースとデスティ
ネーションを指定し、アドレス自動インクリメントを用
いた連続転送処理を行なったり、アドレスポインタを用
いてソース／デスティネーションを記憶してあるメモリ
のアドレスをメモリ上で連結させ、連鎖的に転送処理を
行なう構成となっている。
【０００３】しかしながら、この場合、アドレスのみの
操作となり、１チャンネルに対する一度のＤＭＡ転送で
は、データのリードもしくはライトの一方のみとなるた
め、リードとライトはそれぞれ別のＤＭＡ転送で行なわ
なければならない。また、各ＤＭＡチャンネル毎にデー
タ長が決まってしまうため、データ長の違うものは一緒
にＤＭＡ転送できない。
操作となり、１チャンネルに対する一度のＤＭＡ転送で
は、データのリードもしくはライトの一方のみとなるた
め、リードとライトはそれぞれ別のＤＭＡ転送で行なわ
なければならない。また、各ＤＭＡチャンネル毎にデー
タ長が決まってしまうため、データ長の違うものは一緒
にＤＭＡ転送できない。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
ＤＭＡ転送においては、リードとライトを別のＤＭＡ転
送で行なわなければならず、またデータ長が一定でない
と一緒にＤＭＡ転送を行なえないという問題があった。
ＤＭＡ転送においては、リードとライトを別のＤＭＡ転
送で行なわなければならず、またデータ長が一定でない
と一緒にＤＭＡ転送を行なえないという問題があった。
【０００５】本発明の目的は、１チャンネルに対するＤ
ＭＡ転送において、リード／ライトの混在を可能にし、
またデータ長が一定でない場合でも一度のＤＭＡ転送で
転送を行なうことが可能な極めて信頼性の高いＤＭＡコ
ントローラを提供することにある。
ＭＡ転送において、リード／ライトの混在を可能にし、
またデータ長が一定でない場合でも一度のＤＭＡ転送で
転送を行なうことが可能な極めて信頼性の高いＤＭＡコ
ントローラを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、中央処理装置からのＤＭＡ要求に応じ
て、メモリ間のＤＭＡ転送の制御を行なうＤＭＡコント
ローラにおいて、ＤＭＡ転送で各転送毎のソース／デス
ティネーションやリード／ライト等のＤＭＡ動作データ
を記憶する動作定義記憶手段と、中央処理装置からのＤ
ＭＡ要求を受けると、動作定義記憶手段の内容を読み出
してＤＭＡ動作データを一時的に記憶し、ＤＭＡ動作の
設定を行なう動作定義記憶手段制御手段と、動作定義記
憶手段制御手段によるＤＭＡ動作設定に従って入力／出
力バスの制御を行なうＤＭＡ転送制御手段とを備えて構
成している。
めに本発明では、中央処理装置からのＤＭＡ要求に応じ
て、メモリ間のＤＭＡ転送の制御を行なうＤＭＡコント
ローラにおいて、ＤＭＡ転送で各転送毎のソース／デス
ティネーションやリード／ライト等のＤＭＡ動作データ
を記憶する動作定義記憶手段と、中央処理装置からのＤ
ＭＡ要求を受けると、動作定義記憶手段の内容を読み出
してＤＭＡ動作データを一時的に記憶し、ＤＭＡ動作の
設定を行なう動作定義記憶手段制御手段と、動作定義記
憶手段制御手段によるＤＭＡ動作設定に従って入力／出
力バスの制御を行なうＤＭＡ転送制御手段とを備えて構
成している。
【０００７】
【作用】従って、本発明のＤＭＡコントローラにおいて
は、中央処理装置からのＤＭＡ要求を受けると、動作定
義記憶手段制御手段は、各転送毎のソース／デスティネ
ーションやＤＭＡ動作を記述し初期化された動作定義記
憶手段からＤＭＡ動作データを読み出して一時的に記憶
し、ＤＭＡ転送制御手段のＤＭＡ動作設定を行ない、そ
れに従ってＤＭＡ転送動作制御手段は入力／出力バスを
制御する。
は、中央処理装置からのＤＭＡ要求を受けると、動作定
義記憶手段制御手段は、各転送毎のソース／デスティネ
ーションやＤＭＡ動作を記述し初期化された動作定義記
憶手段からＤＭＡ動作データを読み出して一時的に記憶
し、ＤＭＡ転送制御手段のＤＭＡ動作設定を行ない、そ
れに従ってＤＭＡ転送動作制御手段は入力／出力バスを
制御する。
【０００８】また、ＤＭＡ転送制御手段が入力／出力バ
ス転送制御を行なっている間に、動作定義記憶手段制御
手段は、動作定義記憶手段から次のＤＭＡ動作データの
読み出しを行なって記憶する。そして、ＤＭＡ転送制御
手段における前の転送動作が終了すると、動作定義記憶
手段制御手段は、記憶していた次のＤＭＡ動作設定をＤ
ＭＡ転送制御手段に対して行ない、同様にＤＭＡ転送制
御手段は入力／出力バスの制御を、動作定義記憶手段制
御手段は次のＤＭＡ動作データの読み出しをそれぞれ行
なって、順次ＤＭＡ転送する。
ス転送制御を行なっている間に、動作定義記憶手段制御
手段は、動作定義記憶手段から次のＤＭＡ動作データの
読み出しを行なって記憶する。そして、ＤＭＡ転送制御
手段における前の転送動作が終了すると、動作定義記憶
手段制御手段は、記憶していた次のＤＭＡ動作設定をＤ
ＭＡ転送制御手段に対して行ない、同様にＤＭＡ転送制
御手段は入力／出力バスの制御を、動作定義記憶手段制
御手段は次のＤＭＡ動作データの読み出しをそれぞれ行
なって、順次ＤＭＡ転送する。
【０００９】以上により、１チャンネルに対するＤＭＡ
転送において、アクセスするメモリアドレスを任意に設
定することが可能となるため、リード／ライトの混在を
可能にし、またデータ長が一定でない場合でも一度のＤ
ＭＡ転送で転送を行なうことができる。
転送において、アクセスするメモリアドレスを任意に設
定することが可能となるため、リード／ライトの混在を
可能にし、またデータ長が一定でない場合でも一度のＤ
ＭＡ転送で転送を行なうことができる。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１１】図１は、本発明によるＤＭＡコントローラ
の構成例を示すブロック図である。すなわち、本実施例
のＤＭＡコントローラは、図１に示すように、動作定義
記憶手段である動作定義テーブル１と、動作定義記憶手
段制御手段である動作定義テーブル制御部２と、ＤＭＡ
転送制御部３とから構成している。ここで、動作定義テ
ーブル１は、ＤＭＡ転送で各転送毎のソース／デスティ
ネーションやリード／ライト等のＤＭＡ動作データを記
憶するものである。
の構成例を示すブロック図である。すなわち、本実施例
のＤＭＡコントローラは、図１に示すように、動作定義
記憶手段である動作定義テーブル１と、動作定義記憶手
段制御手段である動作定義テーブル制御部２と、ＤＭＡ
転送制御部３とから構成している。ここで、動作定義テ
ーブル１は、ＤＭＡ転送で各転送毎のソース／デスティ
ネーションやリード／ライト等のＤＭＡ動作データを記
憶するものである。
【００１２】また、動作定義テーブル制御部２は、図示
しないＣＰＵからのＤＭＡ要求を受けると、動作定義テ
ーブル１の内容を読み出してＤＭＡ動作データを一時的
に記憶し、ＤＭＡ動作の設定を行なうものである。
しないＣＰＵからのＤＭＡ要求を受けると、動作定義テ
ーブル１の内容を読み出してＤＭＡ動作データを一時的
に記憶し、ＤＭＡ動作の設定を行なうものである。
【００１３】さらに、ＤＭＡ転送制御部３は、動作定義
テーブル制御部２によるＤＭＡ動作設定に従って入力／
出力バス（以下、Ｉ／Ｏバスと称する）の制御を行なう
ものである。
テーブル制御部２によるＤＭＡ動作設定に従って入力／
出力バス（以下、Ｉ／Ｏバスと称する）の制御を行なう
ものである。
【００１４】図２は、上記ＤＭＡコントローラにおける
動作定義テーブル制御部２の詳細な構成例を示すブロッ
ク図である。すなわち、動作定義テーブル制御部２は、
図２に示すように、テーブルアクセス制御部５と、テー
ブルアドレスカウンタ６と、内部レジスタ７とからなっ
ている。
動作定義テーブル制御部２の詳細な構成例を示すブロッ
ク図である。すなわち、動作定義テーブル制御部２は、
図２に示すように、テーブルアクセス制御部５と、テー
ブルアドレスカウンタ６と、内部レジスタ７とからなっ
ている。
【００１５】ここで、テーブルアクセス制御部５は、Ｃ
ＰＵからのＤＭＡ要求を受けると、テーブルアドレスカ
ウンタ６にカウントアップ開始要求を出し、このテーブ
ルアドレスカウンタ６により示されたアドレスのＤＭＡ
動作データを動作定義テーブル４から読み出し、かつ読
み出したＤＭＡ動作データを内部レジスタ７に格納・記
憶するものである。また、テーブルアドレスカウンタ６
は、テーブルアクセス制御部５からのカウントアップ開
始要求を受けると、カウントアップ動作を行なうもので
ある。さらに、内部レジスタ７は、ＤＭＡ動作データを
格納・記憶するためのものである。次に、以上のように
構成した本実施例のＤＭＡコントローラの動作について
説明する。
ＰＵからのＤＭＡ要求を受けると、テーブルアドレスカ
ウンタ６にカウントアップ開始要求を出し、このテーブ
ルアドレスカウンタ６により示されたアドレスのＤＭＡ
動作データを動作定義テーブル４から読み出し、かつ読
み出したＤＭＡ動作データを内部レジスタ７に格納・記
憶するものである。また、テーブルアドレスカウンタ６
は、テーブルアクセス制御部５からのカウントアップ開
始要求を受けると、カウントアップ動作を行なうもので
ある。さらに、内部レジスタ７は、ＤＭＡ動作データを
格納・記憶するためのものである。次に、以上のように
構成した本実施例のＤＭＡコントローラの動作について
説明する。
【００１６】図１および図２において、まず、チャンネ
ルの初期化時に、ＤＭＡ転送を行なうソース／デスティ
ネーションアドレス、リード／ライト、データ長等のＤ
ＭＡ動作データが、動作定義テーブル４に書き込まれ
る。
ルの初期化時に、ＤＭＡ転送を行なうソース／デスティ
ネーションアドレス、リード／ライト、データ長等のＤ
ＭＡ動作データが、動作定義テーブル４に書き込まれ
る。
【００１７】次に、チャンネルの初期化が終わって、図
示しないＣＰＵからのＤＭＡ要求を受けると、テーブル
アクセス制御部５により、テーブルアドレスカウンタ６
にカウントアップ開始要求が出され、このテーブルアド
レスカウンタ６によって示されたアドレスのＤＭＡ動作
データが動作定義テーブル４から読み出される。そし
て、この読み出したＤＭＡ動作データは、内部レジスタ
７に格納・記憶され、このデータに従ってＤＭＡ転送制
御部３のＩ／Ｏバス制御動作が設定される。この設定を
受けると、ＤＭＡ転送制御部３により、Ｉ／Ｏバスにソ
ース／デスティネーションアドレスの送出やリード／ラ
イトのコマンド出力等の制御が行なわれる。
示しないＣＰＵからのＤＭＡ要求を受けると、テーブル
アクセス制御部５により、テーブルアドレスカウンタ６
にカウントアップ開始要求が出され、このテーブルアド
レスカウンタ６によって示されたアドレスのＤＭＡ動作
データが動作定義テーブル４から読み出される。そし
て、この読み出したＤＭＡ動作データは、内部レジスタ
７に格納・記憶され、このデータに従ってＤＭＡ転送制
御部３のＩ／Ｏバス制御動作が設定される。この設定を
受けると、ＤＭＡ転送制御部３により、Ｉ／Ｏバスにソ
ース／デスティネーションアドレスの送出やリード／ラ
イトのコマンド出力等の制御が行なわれる。
【００１８】また、この転送制御中に、テーブルアクセ
ス制御部５により、動作定義テーブル４から次のＤＭＡ
動作データが読み出され、この読み出したＤＭＡ動作デ
ータは、内部レジスタ７に格納・記憶される。そして、
ＤＭＡ転送制御部３における前のＩ／Ｏバス制御動作が
終了すると、内部レジスタ７に記憶してある次のＤＭＡ
動作データに従って、制御動作の設定、Ｉ／Ｏバス制御
が行なわれる。これら一連の動作を繰り返し、ＤＭＡ転
送終了時には、カウントアップを続けていたテーブルア
ドレスカウンタ６が初期状態に戻る。
ス制御部５により、動作定義テーブル４から次のＤＭＡ
動作データが読み出され、この読み出したＤＭＡ動作デ
ータは、内部レジスタ７に格納・記憶される。そして、
ＤＭＡ転送制御部３における前のＩ／Ｏバス制御動作が
終了すると、内部レジスタ７に記憶してある次のＤＭＡ
動作データに従って、制御動作の設定、Ｉ／Ｏバス制御
が行なわれる。これら一連の動作を繰り返し、ＤＭＡ転
送終了時には、カウントアップを続けていたテーブルア
ドレスカウンタ６が初期状態に戻る。
【００１９】上述したように、本実施例のＤＭＡコント
ローラは、ＤＭＡ転送で各転送毎のソース／デスティネ
ーションやリード／ライト等のＤＭＡ動作データを記憶
する動作定義テーブル１と、ＣＰＵからのＤＭＡ要求を
受けると、動作定義テーブル１の内容を読み出してＤＭ
Ａ動作データを一時的に記憶し、ＤＭＡ動作の設定を行
なう動作定義テーブル制御部２と、動作定義テーブル制
御部２によるＤＭＡ動作設定に従ってＩ／Ｏバスの制御
を行なうＤＭＡ転送制御部３とから構成したものであ
る。
ローラは、ＤＭＡ転送で各転送毎のソース／デスティネ
ーションやリード／ライト等のＤＭＡ動作データを記憶
する動作定義テーブル１と、ＣＰＵからのＤＭＡ要求を
受けると、動作定義テーブル１の内容を読み出してＤＭ
Ａ動作データを一時的に記憶し、ＤＭＡ動作の設定を行
なう動作定義テーブル制御部２と、動作定義テーブル制
御部２によるＤＭＡ動作設定に従ってＩ／Ｏバスの制御
を行なうＤＭＡ転送制御部３とから構成したものであ
る。
【００２０】従って、各転送毎のＤＭＡ動作・データ長
等の設定が行なえるため、１チャンネルに対するＤＭＡ
転送において、リード／ライトを混在させることが可能
となる。また、各転送先毎に転送データ長を設定できる
ため、データ長が一定でない場合でも、一度のＤＭＡ転
送で転送を行なうことが可能となる。
等の設定が行なえるため、１チャンネルに対するＤＭＡ
転送において、リード／ライトを混在させることが可能
となる。また、各転送先毎に転送データ長を設定できる
ため、データ長が一定でない場合でも、一度のＤＭＡ転
送で転送を行なうことが可能となる。
【００２１】さらに、次のＤＭＡ動作を動作定義テーブ
ル１から先読み出しして一時記憶しているため、ＤＭＡ
転送時間中の動作設定時間をほとんど無視できることに
より、ＤＭＡ転送の高速化を図ることが可能となる。
ル１から先読み出しして一時記憶しているため、ＤＭＡ
転送時間中の動作設定時間をほとんど無視できることに
より、ＤＭＡ転送の高速化を図ることが可能となる。
【００２２】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＭＡ転送で各転送毎のソース／デスティネーションやリ
ード／ライト等のＤＭＡ動作データを記憶する動作定義
記憶手段と、中央処理装置からのＤＭＡ要求を受ける
と、動作定義記憶手段の内容を読み出してＤＭＡ動作デ
ータを一時的に記憶し、ＤＭＡ動作の設定を行なう動作
定義記憶手段制御手段と、動作定義記憶手段制御手段に
よるＤＭＡ動作設定に従って入力／出力バスの制御を行
なうＤＭＡ転送制御手段とを備えて構成したので、１チ
ャンネルに対するＤＭＡ転送において、リード／ライト
の混在を可能にし、またデータ長が一定でない場合でも
一度のＤＭＡ転送で転送を行なうことが可能な極めて信
頼性の高いＤＭＡコントローラが提供できる。
ＭＡ転送で各転送毎のソース／デスティネーションやリ
ード／ライト等のＤＭＡ動作データを記憶する動作定義
記憶手段と、中央処理装置からのＤＭＡ要求を受ける
と、動作定義記憶手段の内容を読み出してＤＭＡ動作デ
ータを一時的に記憶し、ＤＭＡ動作の設定を行なう動作
定義記憶手段制御手段と、動作定義記憶手段制御手段に
よるＤＭＡ動作設定に従って入力／出力バスの制御を行
なうＤＭＡ転送制御手段とを備えて構成したので、１チ
ャンネルに対するＤＭＡ転送において、リード／ライト
の混在を可能にし、またデータ長が一定でない場合でも
一度のＤＭＡ転送で転送を行なうことが可能な極めて信
頼性の高いＤＭＡコントローラが提供できる。
【図１】本発明によるＤＭＡコントローラの一実施例を
示すブロック図。
示すブロック図。
【図２】同実施例における動作定義テーブル制御部の詳
細な構成例を示すブロック図。
細な構成例を示すブロック図。
１…動作定義テーブル、２…動作定義テーブル制御部、
３…ＤＭＡ転送制御部、５…テーブルアクセス制御部、
６…テーブルアドレスカウンタ、７…内部レジスタ。
３…ＤＭＡ転送制御部、５…テーブルアクセス制御部、
６…テーブルアドレスカウンタ、７…内部レジスタ。
Claims (1)
- 【請求項１】 中央処理装置からのＤＭＡ要求に応じ
て、メモリ間のＤＭＡ転送の制御を行なうＤＭＡコント
ローラにおいて、 ＤＭＡ転送で各転送毎のソース／デスティネーションや
リード／ライト等のＤＭＡ動作データを記憶する動作定
義記憶手段と、 前記中央処理装置からのＤＭＡ要求を受けると、前記動
作定義記憶手段の内容を読み出してＤＭＡ動作データを
一時的に記憶し、ＤＭＡ動作の設定を行なう動作定義記
憶手段制御手段と、 前記動作定義記憶手段制御手段によるＤＭＡ動作設定に
従って入力／出力バスの制御を行なうＤＭＡ転送制御手
段と、 を備えて成ることを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP488093A JPH06214939A (ja) | 1993-01-14 | 1993-01-14 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP488093A JPH06214939A (ja) | 1993-01-14 | 1993-01-14 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214939A true JPH06214939A (ja) | 1994-08-05 |
Family
ID=11595994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP488093A Pending JPH06214939A (ja) | 1993-01-14 | 1993-01-14 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429724B1 (ko) * | 2000-05-19 | 2004-05-03 | 마츠시타 덴끼 산교 가부시키가이샤 | 고성능 ｄｍａ 콘트롤러 |
| KR100708266B1 (ko) * | 2005-01-27 | 2007-04-17 | 후지쯔 가부시끼가이샤 | 다이렉트 메모리 액세스 제어 방법, 다이렉트 메모리액세스 제어 장치, 정보 처리 시스템, 프로그램을 기록한컴퓨터 판독 가능한 기록 매체 |
-
1993
- 1993-01-14 JP JP488093A patent/JPH06214939A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429724B1 (ko) * | 2000-05-19 | 2004-05-03 | 마츠시타 덴끼 산교 가부시키가이샤 | 고성능 ｄｍａ 콘트롤러 |
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| KR100708266B1 (ko) * | 2005-01-27 | 2007-04-17 | 후지쯔 가부시끼가이샤 | 다이렉트 메모리 액세스 제어 방법, 다이렉트 메모리액세스 제어 장치, 정보 처리 시스템, 프로그램을 기록한컴퓨터 판독 가능한 기록 매체 |
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