JPS589274A - 書込デ−タバツフア制御装置 - Google Patents
書込デ−タバツフア制御装置Info
- Publication number
- JPS589274A JPS589274A JP56107739A JP10773981A JPS589274A JP S589274 A JPS589274 A JP S589274A JP 56107739 A JP56107739 A JP 56107739A JP 10773981 A JP10773981 A JP 10773981A JP S589274 A JPS589274 A JP S589274A
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- Japan
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- write
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、書込データバッツァ□制御装置に関する。
□ 一般に１演算制御−路および先取制御回路等を含む実行
二工雫トがメモリへの書込動作を行なう場合、書込要求
コード、’＊ｉアドレスＪ書込データ等と共−メ警すア
クセスエニマトに対し書込要求を行なう必要がある。
□ 一般に１演算制御−路および先取制御回路等を含む実行
二工雫トがメモリへの書込動作を行なう場合、書込要求
コード、’＊ｉアドレスＪ書込データ等と共−メ警すア
クセスエニマトに対し書込要求を行なう必要がある。
この菟め、メモリア夛セスエニ雫トでは論理アドレスか
ら実行アドレスへの変換を行ない求まった実ナトレスに
対応するメモリに書込データを書き込む。ここで、バー
７７アメモリを持つ装置ではバッツアメモリにも書込デ
ータを書き込む。
ら実行アドレスへの変換を行ない求まった実ナトレスに
対応するメモリに書込データを書き込む。ここで、バー
７７アメモリを持つ装置ではバッツアメモリにも書込デ
ータを書き込む。
これらの書込動作は高速化を計る丸めに、パイプライ／
処理される。
処理される。
従来の書込データパー７２１制御装置は、書込要求、書
込アドレス、およヴ書込データを同時または一定の時間
関係を保ち逐から流して行く必要性をら実行ユニシトは
書込デ〒りを書込要求、および、書込アドレスと同時ま
たは一定の関係でメモリアクセスユニットに送出しなけ
ればならなかつえ。
込アドレス、およヴ書込データを同時または一定の時間
関係を保ち逐から流して行く必要性をら実行ユニシトは
書込デ〒りを書込要求、および、書込アドレスと同時ま
たは一定の関係でメモリアクセスユニットに送出しなけ
ればならなかつえ。
を九、一方、実行ユニットでは書込データが書込アドレ
スより先に確定する場合と、これとは逆に書込アドレス
が先に確定する場合とがあるが、いずれの場合にも書込
が禁止されるような例外の検−がな−ことを確認する必
要から遅く決る方に合わせなければならな−という欠点
があった。
スより先に確定する場合と、これとは逆に書込アドレス
が先に確定する場合とがあるが、いずれの場合にも書込
が禁止されるような例外の検−がな−ことを確認する必
要から遅く決る方に合わせなければならな−という欠点
があった。
譬に、書込アドレスが確定した場合、メモリアクセスユ
ニットに早（要求を出すことによにメモリアクセスユニ
ットての論理アドレスから実アドレスへの変換を先行さ
せておくことが可能となれば、性能の改善が著るしいの
であるが、ヒのような効果は望むべくもなかりた。
ニットに早（要求を出すことによにメモリアクセスユニ
ットての論理アドレスから実アドレスへの変換を先行さ
せておくことが可能となれば、性能の改善が著るしいの
であるが、ヒのような効果は望むべくもなかりた。
本発明の目的は実行ユニブトからの書込要求と、書込デ
ータの時間関係をなくシ、書込データが準備ｉれるまで
書込要求が出せなか、りたシ、また、これと逆に、書込
アドレスが決定するまて書込データの送出ができないこ
とによる性能低下を肪いだ書込データバヅファ制御装置
を提供するととにある。
ータの時間関係をなくシ、書込データが準備ｉれるまで
書込要求が出せなか、りたシ、また、これと逆に、書込
アドレスが決定するまて書込データの送出ができないこ
とによる性能低下を肪いだ書込データバヅファ制御装置
を提供するととにある。
本発明の書込データバッファ制御装置は、メモリへの書
込データをパｆ７アリングする書込データバッファと、
実行ユニットから前記書込データバッファへの格納要求
に応答して前記書込データバッファに空きがなければ拒
絶し空きがあれば格納位置を決定し前記書込データを決
定された前記格納位置く格納するとともにζＯ格納位置
のデータが有効状態とする書込データパ雫ファ制御回路
と、前記メモリへの書込起動に応答し前記書込データパ
！）γの格納位置が有効状態か否かを判断し有効ならば
前記メモリへの書込起動を行なったのちにこの有、効状
態の解除を行ない有効状態でなければ有効状態となるま
で前、、記書込起動を抑止する中ヤンセル制御回路とを
含んで構成される。
込データをパｆ７アリングする書込データバッファと、
実行ユニットから前記書込データバッファへの格納要求
に応答して前記書込データバッファに空きがなければ拒
絶し空きがあれば格納位置を決定し前記書込データを決
定された前記格納位置く格納するとともにζＯ格納位置
のデータが有効状態とする書込データパ雫ファ制御回路
と、前記メモリへの書込起動に応答し前記書込データパ
！）γの格納位置が有効状態か否かを判断し有効ならば
前記メモリへの書込起動を行なったのちにこの有、効状
態の解除を行ない有効状態でなければ有効状態となるま
で前、、記書込起動を抑止する中ヤンセル制御回路とを
含んで構成される。
を良、６本発明Ｏ書込データパプファ制御装置は、前記
キャンセル制御回路示、実行ユニットからのメモリアク
セス取消信号に゛応答しデータの有効状態およびメモリ
への書込起動の状態を判定しデータの有効状態およびメ
モリへの書込要求の少なくとも一方を取消すことができ
るように構成される。
キャンセル制御回路示、実行ユニットからのメモリアク
セス取消信号に゛応答しデータの有効状態およびメモリ
への書込起動の状態を判定しデータの有効状態およびメ
モリへの書込要求の少なくとも一方を取消すことができ
るように構成される。
すなわち、本発明の書込データバッファ制御装置は、メ
モリアクセスユニットに書込ｆ−ｆｉパνファを設は実
行ユニットからの前記、データバッファへの格納要求に
応答しパーファの空きがある場合格納位置を決定し順次
書込データを格納する七同時に該エリアに対するデータ
を有効状態２する一方アドレスと共に実行ユニシトによ
り起動されたメモリアクセス要求に対するメモリアクセ
スユニットでのＭＩＩにおいて論理アドレスから実アド
レスへの変換を完了レアタセス要求がメモリへの書込で
ある場合書込データバッファより該データを順次取出し
この時該データが有効状態であればメモリへの書込起動
を行な一メモリへの送出完了を待って該データの有効状
態をリセットするがデータが有効状態でなけれと有効と
なるまでメモリへの起動を抑止するとともに、メモリア
クセスユニットが書込要求と書込データのいずれか少な
くとも一方を受け′散りている状態で実行ユニットが該
書込動作に例外を検出し九場合に発生する書込取消信号
に応答し該書込データおよび書込要求を敗りのぞく機能
を有して構成される。
モリアクセスユニットに書込ｆ−ｆｉパνファを設は実
行ユニットからの前記、データバッファへの格納要求に
応答しパーファの空きがある場合格納位置を決定し順次
書込データを格納する七同時に該エリアに対するデータ
を有効状態２する一方アドレスと共に実行ユニシトによ
り起動されたメモリアクセス要求に対するメモリアクセ
スユニットでのＭＩＩにおいて論理アドレスから実アド
レスへの変換を完了レアタセス要求がメモリへの書込で
ある場合書込データバッファより該データを順次取出し
この時該データが有効状態であればメモリへの書込起動
を行な一メモリへの送出完了を待って該データの有効状
態をリセットするがデータが有効状態でなけれと有効と
なるまでメモリへの起動を抑止するとともに、メモリア
クセスユニットが書込要求と書込データのいずれか少な
くとも一方を受け′散りている状態で実行ユニットが該
書込動作に例外を検出し九場合に発生する書込取消信号
に応答し該書込データおよび書込要求を敗りのぞく機能
を有して構成される。
次に、本発明の実施例に？）ｌ／ｍて、ＷＪＷｌを参照
して詳細に説明する。
して詳細に説明する。
第１図は本発明の書込データバッファ制御装置を含むシ
ステム構成図で、１は実行ユニシト、２はメモリアクセ
スユニット、３はメモリを示し、メモリアクセスユニッ
ト２の中に書込データパψ７丁制御装置を含んで−る。
ステム構成図で、１は実行ユニシト、２はメモリアクセ
スユニット、３はメモリを示し、メモリアクセスユニッ
ト２の中に書込データパψ７丁制御装置を含んで−る。
第’Ｎｌ！Ｊは、本発明の一実施例を示すプロ！夕図で
、メモリアクセフェニット２内に設けられ九本発明の書
込データバ！ファ制御装置の概略を示すプロ雫り図であ
る。
、メモリアクセフェニット２内に設けられ九本発明の書
込データバ！ファ制御装置の概略を示すプロ雫り図であ
る。
実行エニット１が書込データをメモリアクセス制御部）
２に転送する場合、書込データ２２を供給するとともに
、ストローブ信号２１を、１１＠にすることにより書込
デーンバダファ制御回路ｌＯを起動する。
２に転送する場合、書込データ２２を供給するとともに
、ストローブ信号２１を、１１＠にすることにより書込
デーンバダファ制御回路ｌＯを起動する。
書込データバダファ制御回路１０ではＪ書込データバダ
７７１１が満杯でなければ受付通知信号２９を実行ユニ
雫）ＩＫ送りて、書込データ２２が受付けられたことを
知らせる。これと同時に書込ポインタレジスタ１２に格
納されていたアドレス３１によ）書込データバダファ１
１のワード位置に書込データ２２を書き込み、骸ワード
の書込データ有効表示ピリドを＠ｌ”にし、書込ポイン
タレジスタ１２を歩道する。
７７１１が満杯でなければ受付通知信号２９を実行ユニ
雫）ＩＫ送りて、書込データ２２が受付けられたことを
知らせる。これと同時に書込ポインタレジスタ１２に格
納されていたアドレス３１によ）書込データバダファ１
１のワード位置に書込データ２２を書き込み、骸ワード
の書込データ有効表示ピリドを＠ｌ”にし、書込ポイン
タレジスタ１２を歩道する。
一方、メモリアクセス制御部ト２の別の制御部（図記載
なし）は実行ｚ＝ヴ・ト１からの任意のタイ電ングに受
付けたメモリアクセス要求を処理し論理アドレスに対す
る実アドレスが求まった時点で書込または読出を判、断
し、書込ならけ指示信号２８の状態を判断する。指示信
号２８はデータ有効表示ビット４０のすべてが＠０”か
どうかの論理積否定がゲート４３でとられた結果でＴｏ
）、読めポインタレジスタ１３で示すワードの書込デー
タ有効表示ビットが１０であれば、＠１”となる。
なし）は実行ｚ＝ヴ・ト１からの任意のタイ電ングに受
付けたメモリアクセス要求を処理し論理アドレスに対す
る実アドレスが求まった時点で書込または読出を判、断
し、書込ならけ指示信号２８の状態を判断する。指示信
号２８はデータ有効表示ビット４０のすべてが＠０”か
どうかの論理積否定がゲート４３でとられた結果でＴｏ
）、読めポインタレジスタ１３で示すワードの書込デー
タ有効表示ビットが１０であれば、＠１”となる。
第３図は、第２図に示す書込データパｇ７ア制御回路１
０の一例の詳細を示す回路図で、書込データパブファ１
１のワード数が４の場合について示す。
０の一例の詳細を示す回路図で、書込データパブファ１
１のワード数が４の場合について示す。
データ有効表示ピッ）４Ｇは書込データバダファ！１の
各ワード対応にｌビψトずつ有し、′１”で有効、＠０
°で無効を示す。
各ワード対応にｌビψトずつ有し、′１”で有効、＠０
°で無効を示す。
実行ユニットｌからのストローブ信号２［が有効となっ
た時、データ有効表示ピッ）４０が全て＠１”アない場
合、すなわち、書込データパ曽ファ１１が満杯でない場
合に、ゲート４２が開き、アドレス３１によりデコーダ
４１の出力が有効と＆シ、書込ポインタレジスタ１２で
示されるワードのデータ有効表示ビｖ）４０が”ｌ”に
セットされる。指示信号２Ｂは発生するメモリ３への書
込要求に対応する書込データ２２の有効状態を示す。な
お、この書込データバッファ１１は書き込まれた順に読
み出されるように制御されているのて指示信号２Ｂが有
効であれば、アドレさ２５で示される読出データ位置め
データ有効表示ビット４０は少なくも有効である゛こと
が保証されている。
た時、データ有効表示ピッ）４０が全て＠１”アない場
合、すなわち、書込データパ曽ファ１１が満杯でない場
合に、ゲート４２が開き、アドレス３１によりデコーダ
４１の出力が有効と＆シ、書込ポインタレジスタ１２で
示されるワードのデータ有効表示ビｖ）４０が”ｌ”に
セットされる。指示信号２Ｂは発生するメモリ３への書
込要求に対応する書込データ２２の有効状態を示す。な
お、この書込データバッファ１１は書き込まれた順に読
み出されるように制御されているのて指示信号２Ｂが有
効であれば、アドレさ２５で示される読出データ位置め
データ有効表示ビット４０は少なくも有効である゛こと
が保証されている。
メモリアクセス制御部へ送られる指示信号２２が有効な
らばメモリ３へＯ書込起動がなされ、完了すると指示信
号２７を有効とする。これによ）デコーダ４４０出力が
有効となり読出ポインタレジスタ１３で示されるワード
のデータ有効表示ピッ）４Ｇがリセットされる。さらに
、読出ポインタレジスタ１３４歩道される。
らばメモリ３へＯ書込起動がなされ、完了すると指示信
号２７を有効とする。これによ）デコーダ４４０出力が
有効となり読出ポインタレジスタ１３で示されるワード
のデータ有効表示ピッ）４Ｇがリセットされる。さらに
、読出ポインタレジスタ１３４歩道される。
第４図は第２図に示すキャンセル制御回路１４の一例の
詳細を示す回路図である＠ 実行ユニット！かもの書込中ヤンセルは書込キャンセル
を起動信号３５により起動される。
詳細を示す回路図である＠ 実行ユニット！かもの書込中ヤンセルは書込キャンセル
を起動信号３５により起動される。
キャンセル制御回路１４ではメモリアクセス制御部から
のキャンセル許可信号３３が＠１１″Ｉｍであれば、午
ヤンセル信号３２により読出ポインタレジスタ１３およ
び書込ポインタレジスタ１２のデータ有効表示ビｖ）を
初期状態にリセットする。
のキャンセル許可信号３３が＠１１″Ｉｍであれば、午
ヤンセル信号３２により読出ポインタレジスタ１３およ
び書込ポインタレジスタ１２のデータ有効表示ビｖ）を
初期状態にリセットする。
キャンセル許可信号３３が＠ ０ ＠の場合キャンセル
待フリψプ７０雫プロ０ｔ”ｌ＠とし、キャンセル許可
信号３３が１１”となるのを待つ。また、書込キャンセ
ル起動信号３５はキャンセル待信号３６とゲート６１で
論理和がとられ、キャン七ル指示信号３４がメモリアク
セス制御部に送られる。
待フリψプ７０雫プロ０ｔ”ｌ＠とし、キャンセル許可
信号３３が１１”となるのを待つ。また、書込キャンセ
ル起動信号３５はキャンセル待信号３６とゲート６１で
論理和がとられ、キャン七ル指示信号３４がメモリアク
セス制御部に送られる。
メモリアクセス制御部からのキャンセル許可信号３３は
メモリアクセス二二雫ト２が論理アドレスから実アドレ
スへの変換を終了し書込データ２２も有効状態でメモリ
３への書込な起動する時点でメモリ３が使用中のため一
時起動が待たされる場合が存在するが、この場合のみ無
効とな）それ以外で祉常に有効であるように制御される
。
メモリアクセス二二雫ト２が論理アドレスから実アドレ
スへの変換を終了し書込データ２２も有効状態でメモリ
３への書込な起動する時点でメモリ３が使用中のため一
時起動が待たされる場合が存在するが、この場合のみ無
効とな）それ以外で祉常に有効であるように制御される
。
本発明の書込データバーｔ７７制御装置は、キャンセル
制御回路を追加することによ）実行ユニットからメモリ
へＯ書込要求に対し書込要求と書込データの時間関係を
自由とすることができるえめ性能を向上できると−う効
果がある。
制御回路を追加することによ）実行ユニットからメモリ
へＯ書込要求に対し書込要求と書込データの時間関係を
自由とすることができるえめ性能を向上できると−う効
果がある。
第１図は本発明の書込データパ９７７制御装置を含むシ
ステム構成図、第２図は本発明の一１！！施例を示すブ
ロック図、第３図は第２図に示す書込データバ９７７制
御回路の一例の詳細を示す回路図、第４図は第２図に示
す中ヤンセル制御回路の一例の詳細を示す回路図である
。 １・・・・・・実行エニ雫ト、２・・・・・・メモリア
クセスエニダト、３・・・・・・メモリ、４・・・・・
・書込データバッファ制御装置％ＩＯ・・・・・・書込
データバッファ制御回路、１１・・・・・・書込データ
パーＪ７ア、１２．・・・・・・書込ポインタレジスタ
、！３・・・・・・読出ポインタレジスタ、１４・・・
・・・中ヤン−に＃制御回路、４０・・・・・・データ
有効表示ビット、４１・・・・・・デコーダ、４２・・
・・・・ゲート％４３・・・・・・ゲート、４゛４・・
・・・・デコーダ、６０・・・・・・キャンセル待７リ
ツプフロププ、６１・・・・・・ゲート、 ２１・・・・・・ストローブ信号、２２・・・・・・書
込データ、２３・・・・・・７）’１／Ｊ、２５・・・
・・・アドレス、２７・・・・・・指示信号、２８・・
・・・・指示信号、２９・・・・・・受付通知信号、３
１・・・・・・アドレス、３２・・・・・・キャン＊ル
信号、３ ａ・・・・・・中ヤンセル許可信号、３４・
・・・・・キャンセル指示信号、３５・・・・・・書込
中ヤンセル起動信号、３６・・・・・・キャンセル待信
号。
ステム構成図、第２図は本発明の一１！！施例を示すブ
ロック図、第３図は第２図に示す書込データバ９７７制
御回路の一例の詳細を示す回路図、第４図は第２図に示
す中ヤンセル制御回路の一例の詳細を示す回路図である
。 １・・・・・・実行エニ雫ト、２・・・・・・メモリア
クセスエニダト、３・・・・・・メモリ、４・・・・・
・書込データバッファ制御装置％ＩＯ・・・・・・書込
データバッファ制御回路、１１・・・・・・書込データ
パーＪ７ア、１２．・・・・・・書込ポインタレジスタ
、！３・・・・・・読出ポインタレジスタ、１４・・・
・・・中ヤン−に＃制御回路、４０・・・・・・データ
有効表示ビット、４１・・・・・・デコーダ、４２・・
・・・・ゲート％４３・・・・・・ゲート、４゛４・・
・・・・デコーダ、６０・・・・・・キャンセル待７リ
ツプフロププ、６１・・・・・・ゲート、 ２１・・・・・・ストローブ信号、２２・・・・・・書
込データ、２３・・・・・・７）’１／Ｊ、２５・・・
・・・アドレス、２７・・・・・・指示信号、２８・・
・・・・指示信号、２９・・・・・・受付通知信号、３
１・・・・・・アドレス、３２・・・・・・キャン＊ル
信号、３ ａ・・・・・・中ヤンセル許可信号、３４・
・・・・・キャンセル指示信号、３５・・・・・・書込
中ヤンセル起動信号、３６・・・・・・キャンセル待信
号。
Claims (1)
- （１） メモリへの書込データを・バッファリングす
る書込データバッファと、実行エニフトから前記書込デ
ータパ９７アへの格納、ｇ！求に応答して前記書込デー
タバッツγに空きかなけれと拒絶し空きがあれ杖格納位
置を決定・し前記書込データを決定された前記格納位置
に格納するとともにこの格納位置のデータが有効状態と
する書込データハ、ファ制御回路と、補記メモリへの書
込起動に応答し前記書込データバッファの格納位置が有
効状態か否かを判断し有効ならば前記メモリへの書込起
動□を行なったのちＫこの有効状態の解除を行な一有効
状態でなゆれは有効状態となるまで前・記書込起動を抑
止するキャンセル□制御回路とを含むことを特徴とする
書込データパ豐ファ制御装置。 （２、特許請求の範囲（１）記載のキャンセル制御回路
力、実行ユニットからのメモリアクセス散消信号に応嚇
しデータの有効状態およびメモリへの書込起−の状態を
判定しデー′−の有効状態およびメモリへの書込要求の
少なくとも一方を取消す′ことができることをｌｌｌｌ
−と′する書込データバ雫ファ制御装置。 □ 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107739A JPS589274A (ja) | 1981-07-10 | 1981-07-10 | 書込デ−タバツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107739A JPS589274A (ja) | 1981-07-10 | 1981-07-10 | 書込デ−タバツフア制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589274A true JPS589274A (ja) | 1983-01-19 |
Family
ID=14466723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107739A Pending JPS589274A (ja) | 1981-07-10 | 1981-07-10 | 書込デ−タバツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107434A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | デ−タ処理装置 |
-
1981
- 1981-07-10 JP JP56107739A patent/JPS589274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107434A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | デ−タ処理装置 |
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