JPH0613622A - 改良されたブレークダウン特性を有するvdmosトランジスタ及びその製造方法 - Google Patents
改良されたブレークダウン特性を有するvdmosトランジスタ及びその製造方法Info
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 電気的性能特性を低下させることなくバイプ
レーナ電界プレートの効果を大きく増加させることので
きるVDMOSトランジスタとその製法を提供する。 【構成】 電界分離層のストリップ1の下に電界分離拡
散部5を形成しかつ該電界分離拡散部5をトランジスタ
のソース領域6に電気的に接続する。これにより内部抵
抗を増加させることなくブレークダウン電圧を増加させ
ることが可能になる。
レーナ電界プレートの効果を大きく増加させることので
きるVDMOSトランジスタとその製法を提供する。 【構成】 電界分離層のストリップ1の下に電界分離拡
散部5を形成しかつ該電界分離拡散部5をトランジスタ
のソース領域6に電気的に接続する。これにより内部抵
抗を増加させることなくブレークダウン電圧を増加させ
ることが可能になる。
Description
【0001】
【産業上の利用分野】本発明は、デバイスの内部抵抗を
増加させることなくブレークダウン電圧を増加させるこ
とができる修正されたエッジコンフィギュレーションを
有するVDMOSトランジスタ及びその製造方法に関す
る。本発明は、集積されたVDMOSトランジスタの場
合に特に有用で、かつVDMOSトランジスタがCMO
S及び/又はDMOS及び/又はバイポーラトランジス
タ等とともにいわゆる混合技術(スマート−パワー)デ
バイス中に集積されたVDMOSトランジスタの場合に
特別に有用である。
増加させることなくブレークダウン電圧を増加させるこ
とができる修正されたエッジコンフィギュレーションを
有するVDMOSトランジスタ及びその製造方法に関す
る。本発明は、集積されたVDMOSトランジスタの場
合に特に有用で、かつVDMOSトランジスタがCMO
S及び/又はDMOS及び/又はバイポーラトランジス
タ等とともにいわゆる混合技術(スマート−パワー)デ
バイス中に集積されたVDMOSトランジスタの場合に
特別に有用である。
【0002】
【従来技術及びその問題点】個々のあるいは集積された
VDMOSトランジスタを形成する際の主要な問題点の
1つはブレークダウン電圧(可能な限り高くすべきであ
る)とデバイスのON抵抗(可能な限り低くすべきであ
る)を同時に最適化しなければならないことである。特
に同じチップ上にCMOS、DMOS及びバイポーラト
ランジスタ等も集積するための混合技術プロセスで製造
されるVDMOSトランジスタの集積の場合には、深い
ドレーン接続拡散部を通して集積デバイスの表面に電流
を集めるために必然的に導入される内部抵抗への付加的
な寄与のため、VDMOSデバイスの出力インピーダン
スは個々のVDMOSトランジスタの場合より重要な特
性を有する。図1及び2は個々のVDMOS構造(図
1)と集積VDMOS構造(図2)間の実質上の差異を
示している。
VDMOSトランジスタを形成する際の主要な問題点の
1つはブレークダウン電圧(可能な限り高くすべきであ
る)とデバイスのON抵抗(可能な限り低くすべきであ
る)を同時に最適化しなければならないことである。特
に同じチップ上にCMOS、DMOS及びバイポーラト
ランジスタ等も集積するための混合技術プロセスで製造
されるVDMOSトランジスタの集積の場合には、深い
ドレーン接続拡散部を通して集積デバイスの表面に電流
を集めるために必然的に導入される内部抵抗への付加的
な寄与のため、VDMOSデバイスの出力インピーダン
スは個々のVDMOSトランジスタの場合より重要な特
性を有する。図1及び2は個々のVDMOS構造(図
1)と集積VDMOS構造(図2)間の実質上の差異を
示している。
【0003】VDMOSトランジスタの2種の基本的な
パラメータの最適化は、エピタキシャル層の電気的特性
(つまり厚さと体抵抗)を好適に設定し決定することに
加えて、一定しないサイズのプレーナ接合の理論的なブ
レークダウン電圧に到達しやすいエッジコンフィギュレ
ーションの採用に依存する。周知なように、集積VDM
OSトランジスタは共通して、ドレーン電流のコレクタ
として機能する埋設層に交差するまで深く到達するフィ
ンガー状のドレーン接続拡散部をソースセルのフィンガ
ー状のマトリクスと互い違いに設置することにより得ら
れるようなインターディジテーテッド構造を有してい
る。対応するドレーン接続拡散部に隣接しかつ電界酸化
物のストリップによりそれから分離されているセルの各
マトリクスの周辺セルは、逆バイアス条件下で電界の最
大強度が得られるいわゆるエッジ部である。従ってドレ
ーン/ソース接合(ボディ/ドレーン)が関与する限り
これらの周辺ゾーンは重要である。
パラメータの最適化は、エピタキシャル層の電気的特性
(つまり厚さと体抵抗)を好適に設定し決定することに
加えて、一定しないサイズのプレーナ接合の理論的なブ
レークダウン電圧に到達しやすいエッジコンフィギュレ
ーションの採用に依存する。周知なように、集積VDM
OSトランジスタは共通して、ドレーン電流のコレクタ
として機能する埋設層に交差するまで深く到達するフィ
ンガー状のドレーン接続拡散部をソースセルのフィンガ
ー状のマトリクスと互い違いに設置することにより得ら
れるようなインターディジテーテッド構造を有してい
る。対応するドレーン接続拡散部に隣接しかつ電界酸化
物のストリップによりそれから分離されているセルの各
マトリクスの周辺セルは、逆バイアス条件下で電界の最
大強度が得られるいわゆるエッジ部である。従ってドレ
ーン/ソース接合(ボディ/ドレーン)が関与する限り
これらの周辺ゾーンは重要である。
【0004】VDMOS構造の(ソース)ボディ/ドレ
ーン接合の受け入れられる高いブレークダウン電圧を達
成するための既知で広く使用されるエッジコンフィギュ
レーションは、図3に概略的に示すように、エッジセル
の薄いゲート酸化物層(50〜100 nmの間の厚さを有す
る)上に位置しかつ比較的厚い電界分離絶縁層(約1μ
mの厚さを有する)上にそれ自身が広がるようにパター
ン化された一般に多結晶シリコンのバイプレーナ電界プ
レート構造の存在により特徴付けられる。
ーン接合の受け入れられる高いブレークダウン電圧を達
成するための既知で広く使用されるエッジコンフィギュ
レーションは、図3に概略的に示すように、エッジセル
の薄いゲート酸化物層(50〜100 nmの間の厚さを有す
る)上に位置しかつ比較的厚い電界分離絶縁層(約1μ
mの厚さを有する)上にそれ自身が広がるようにパター
ン化された一般に多結晶シリコンのバイプレーナ電界プ
レート構造の存在により特徴付けられる。
【0005】この解決法はVDMOSトランジスタのイ
ンターディジテーテッド構造の各ソースフィンガーの周
辺セルの動作を妨げない。しかしポディ/ドレーン接合
を横切る比較的高い逆バイアス条件では、薄い絶縁ゲー
ト層及び比較的厚い絶縁電界分離層間の遷移ゾーンの下
の半導性単結晶基板の表面で強い電界が依然として発生
する。バイプレーナ電界プレートを有する集積VDMO
S構造のこのような重要なエッジゾーンに近接する、コ
ンピュータシミュレーションにより得られた電界ライン
が図4に示されている。半導体と絶縁層間のインターフ
ェースに生ずる高い電界強度は依然としてブレークダウ
ン特性の不安定性の原因となりかつこの構造を絶縁層の
欠陥や偶発的な不純物混入に対して特に鋭敏にする。
ンターディジテーテッド構造の各ソースフィンガーの周
辺セルの動作を妨げない。しかしポディ/ドレーン接合
を横切る比較的高い逆バイアス条件では、薄い絶縁ゲー
ト層及び比較的厚い絶縁電界分離層間の遷移ゾーンの下
の半導性単結晶基板の表面で強い電界が依然として発生
する。バイプレーナ電界プレートを有する集積VDMO
S構造のこのような重要なエッジゾーンに近接する、コ
ンピュータシミュレーションにより得られた電界ライン
が図4に示されている。半導体と絶縁層間のインターフ
ェースに生ずる高い電界強度は依然としてブレークダウ
ン特性の不安定性の原因となりかつこの構造を絶縁層の
欠陥や偶発的な不純物混入に対して特に鋭敏にする。
【0006】電界プレートの使用以外のエッジゾーンの
電界ライン濃度を減少させる他の技術が知られている。
これらの他の解決法の1種が図5に概略的に示されてい
る。この技術は、ポディ拡散部(Pbody)と交差しかつ
これを越えて広がる深いエッジ拡散部(図示の例ではp
+ タイプ拡散部)の形成を意図している。実際には図5
から容易に判るように、p+ ポディコンタクト領域を形
成するために使用されるp+ 拡散部プロフィールは周辺
セル内のこのp+ エッジ拡散部を形成するためにも使用
される。エッジ領域に沿ってそのようにして得られる拡
散部プロフィールの曲率半径の増加は、ポディ/ドレー
ン接合の曲がった領域中の電界強度の減少(同じ電圧
で)、従ってブレークダウン電圧の増加を決定する。し
かしこの解決法はチャンネルの形成(つまりドレーン接
続拡散部に面する周辺セルを通しての導電)を阻止し、
従ってこれはデバイスの電気的性能の抑制、つまり特に
集積VDMOS構造の場合の内部抵抗の増加を意味す
る。
電界ライン濃度を減少させる他の技術が知られている。
これらの他の解決法の1種が図5に概略的に示されてい
る。この技術は、ポディ拡散部(Pbody)と交差しかつ
これを越えて広がる深いエッジ拡散部(図示の例ではp
+ タイプ拡散部)の形成を意図している。実際には図5
から容易に判るように、p+ ポディコンタクト領域を形
成するために使用されるp+ 拡散部プロフィールは周辺
セル内のこのp+ エッジ拡散部を形成するためにも使用
される。エッジ領域に沿ってそのようにして得られる拡
散部プロフィールの曲率半径の増加は、ポディ/ドレー
ン接合の曲がった領域中の電界強度の減少(同じ電圧
で)、従ってブレークダウン電圧の増加を決定する。し
かしこの解決法はチャンネルの形成(つまりドレーン接
続拡散部に面する周辺セルを通しての導電)を阻止し、
従ってこれはデバイスの電気的性能の抑制、つまり特に
集積VDMOS構造の場合の内部抵抗の増加を意味す
る。
【0007】最後に、同じチップ中に集積される他の素
子の場合だけでなく集積VDMOS構造のセルの密度を
増加させるための混合技術集積回路(例えばスマート−
パワーデバイス中)の場合にも、製造技術は通常いわゆ
る高密度CMOSプロセスから誘導されるプロセスステ
ップを使用する。特に、−絶縁電界分離層はLOCOS
(フィリップス社の商品名)技術により一般に実現さ
れ、最早全表面上に前もって成長させた厚い酸化物層を
エッチングでパターン化することによっては行われず、
−絶縁電界分離層の下のパラシチックなスレッショルド
電圧を増加させるための熱的に成長した電界酸化物のエ
ッジ部の下のCMOS構造中のゲート分離酸化物(P電
界又はN電界)の形成、従って互いにより効果的に分離
するCMOSトランジスタが意図され、−接合深さを減
少させるための意図的に開発された技術が集積構造のコ
ンパクトさを増加させるために一般に使用される。
子の場合だけでなく集積VDMOS構造のセルの密度を
増加させるための混合技術集積回路(例えばスマート−
パワーデバイス中)の場合にも、製造技術は通常いわゆ
る高密度CMOSプロセスから誘導されるプロセスステ
ップを使用する。特に、−絶縁電界分離層はLOCOS
(フィリップス社の商品名)技術により一般に実現さ
れ、最早全表面上に前もって成長させた厚い酸化物層を
エッチングでパターン化することによっては行われず、
−絶縁電界分離層の下のパラシチックなスレッショルド
電圧を増加させるための熱的に成長した電界酸化物のエ
ッジ部の下のCMOS構造中のゲート分離酸化物(P電
界又はN電界)の形成、従って互いにより効果的に分離
するCMOSトランジスタが意図され、−接合深さを減
少させるための意図的に開発された技術が集積構造のコ
ンパクトさを増加させるために一般に使用される。
【0008】通常高密度混合技術デバイスの製造では、
ある種の幾何的及び/又は技術的制限に遭遇し、これは
実際に特にVDMOS構造である集積構造のある種の最
適技術の達成を意図する可能性を制限しあるいは除外す
る。注目すべきは、これが互換性の単一チップ中に技術
的に異なった構造の形成を行うために支払うべきプライ
スであることである。特にVDMOSトランジスタの場
合には最早比較的深いポディコンタクト拡散部は使用で
きない。逆にCMOSトランジスタのソース及びドレー
ン領域を形成するためにも使用される比較的浅い拡散部
は通常ポディコンタクト領域として使用される。その結
果ポディ/ドレーン接合プロフィール(例えばPポディ
/n- −EPI)の曲率半径を増加させかつゲート酸化
物と電界酸化物間の遷移ゾーン中の半導体の表面の電界
強度を減少させるためにVDMOS構造のエッジ部に沿
って比較的深い拡散部の形成を意図する上述の技術は、
付加的なマスクとプロセスステップを導入しない限り最
早適用できない。
ある種の幾何的及び/又は技術的制限に遭遇し、これは
実際に特にVDMOS構造である集積構造のある種の最
適技術の達成を意図する可能性を制限しあるいは除外す
る。注目すべきは、これが互換性の単一チップ中に技術
的に異なった構造の形成を行うために支払うべきプライ
スであることである。特にVDMOSトランジスタの場
合には最早比較的深いポディコンタクト拡散部は使用で
きない。逆にCMOSトランジスタのソース及びドレー
ン領域を形成するためにも使用される比較的浅い拡散部
は通常ポディコンタクト領域として使用される。その結
果ポディ/ドレーン接合プロフィール(例えばPポディ
/n- −EPI)の曲率半径を増加させかつゲート酸化
物と電界酸化物間の遷移ゾーン中の半導体の表面の電界
強度を減少させるためにVDMOS構造のエッジ部に沿
って比較的深い拡散部の形成を意図する上述の技術は、
付加的なマスクとプロセスステップを導入しない限り最
早適用できない。
【0009】
【発明の目的】本発明の目的は、VDMOSトランジス
タの電気的性能特性を低下させることなくバイプレーナ
電界プレートの効果を大きく増加させるための新規な方
法を提供することである。本発明の対象である新規方法
は比較的深いエッジ拡散部の形成を必要とせず、高密度
混合技術デバイス中に集積VDMOS構造を形成するこ
とを意図している。これらの用途においては、本発明方
法は付加的なマスクとプロセスステップの使用を必要と
しない。
タの電気的性能特性を低下させることなくバイプレーナ
電界プレートの効果を大きく増加させるための新規な方
法を提供することである。本発明の対象である新規方法
は比較的深いエッジ拡散部の形成を必要とせず、高密度
混合技術デバイス中に集積VDMOS構造を形成するこ
とを意図している。これらの用途においては、本発明方
法は付加的なマスクとプロセスステップの使用を必要と
しない。
【0010】
【発明の構成】基本的に本発明は、標準的な製造プロセ
スで一般に使用される1又は2以上のマスクの簡単な修
正を通して実施され、生成する構造的な修正は、ブレー
クダウン電圧の顕著な増加とVDMOS構造の信頼性の
効果を達成するが、デバイスの電気性能の実質的な変更
を伴わない。これらの効果は、VDMOSトランジスタ
のソース領域と電界分離拡散部例えばソースセルのマト
リクスに面する厚い絶縁電界分離層のエッジの下に意図
的に形成されたP電界領域間に電気的接続を形成するこ
とにより得られ、集積VDMOSの場合これはソースセ
ルのマトリクスをドレーン接続(シンカー)拡散部から
分離する。前記電界分離拡散部は比較的厚い電界酸化物
層と周辺のソースセルの活性エリア上つまり上側がバイ
プレーナ電界プレート構造であるゾーン中に存在する比
較的薄いゲート酸化物層間の遷移ゾーンの下に広がって
いる。
スで一般に使用される1又は2以上のマスクの簡単な修
正を通して実施され、生成する構造的な修正は、ブレー
クダウン電圧の顕著な増加とVDMOS構造の信頼性の
効果を達成するが、デバイスの電気性能の実質的な変更
を伴わない。これらの効果は、VDMOSトランジスタ
のソース領域と電界分離拡散部例えばソースセルのマト
リクスに面する厚い絶縁電界分離層のエッジの下に意図
的に形成されたP電界領域間に電気的接続を形成するこ
とにより得られ、集積VDMOSの場合これはソースセ
ルのマトリクスをドレーン接続(シンカー)拡散部から
分離する。前記電界分離拡散部は比較的厚い電界酸化物
層と周辺のソースセルの活性エリア上つまり上側がバイ
プレーナ電界プレート構造であるゾーン中に存在する比
較的薄いゲート酸化物層間の遷移ゾーンの下に広がって
いる。
【0011】このような電界分離拡散部を有するVDM
OS構造を提供しかつ電界分離拡散部のポテンシャルを
デバイスのゾーンポテンシャルと結びつけることによ
り、ブレークダウン電圧の顕著な増加だけでなくデバイ
スのポディ/ドレーン接合の曲がったゾーン(つまりエ
ッジゾーン)の最大電界強度の大きな減少が達成できる
ことが見出された。例えば9から11μmの厚さと1.1 か
ら1.6 Ω・cmの体抵抗を有するエピタキシャル層中に
形成されたVDMOSの場合、ブレークダウン電圧を約
75Vから約100 Vに上昇させることができる。本発明の
好ましい態様によると、集積VDMOSトランジスタの
インターディジテーテッド構造のフィンガーを構成する
マトリクスのある数の周辺セルの周辺ソースセルのポデ
ィ拡散部は、該拡散部が周辺ソースセルをドレーン拡散
部から分離する電界酸化物のストリップの下に形成され
る電界分離拡散部と交差するまで広がる。該電界分離拡
散部は厚い電界分離絶縁層のエッジの幾何的突出部を僅
かに越えて広がってもよい。
OS構造を提供しかつ電界分離拡散部のポテンシャルを
デバイスのゾーンポテンシャルと結びつけることによ
り、ブレークダウン電圧の顕著な増加だけでなくデバイ
スのポディ/ドレーン接合の曲がったゾーン(つまりエ
ッジゾーン)の最大電界強度の大きな減少が達成できる
ことが見出された。例えば9から11μmの厚さと1.1 か
ら1.6 Ω・cmの体抵抗を有するエピタキシャル層中に
形成されたVDMOSの場合、ブレークダウン電圧を約
75Vから約100 Vに上昇させることができる。本発明の
好ましい態様によると、集積VDMOSトランジスタの
インターディジテーテッド構造のフィンガーを構成する
マトリクスのある数の周辺セルの周辺ソースセルのポデ
ィ拡散部は、該拡散部が周辺ソースセルをドレーン拡散
部から分離する電界酸化物のストリップの下に形成され
る電界分離拡散部と交差するまで広がる。該電界分離拡
散部は厚い電界分離絶縁層のエッジの幾何的突出部を僅
かに越えて広がってもよい。
【0012】
【図の説明】図1は、上述の通り具体的なタイプのVD
MOS構造の代表的な例を示す概略図である。図2は、
上述の通り集積VDMOS構造を例示する概略図であ
る。図3は、デバイスのエッジ部を明確に示すための図
2の拡大図である。図4は、シュミレーションにより得
られた、従来技術に従ってバイプレーナ電界プレートに
より与えられるデバイスのエッジゾーンの電界ラインの
ダイアグラムである。図5は、集積VDMOSトランジ
スタのエッジゾーン中の電界条件を改良するための既知
技術を例示する図である。図6は、本発明に従って修正
されたVDMOSトランジスタのエッジゾーンを示す概
略図である。図7は、本発明に従って修正されたエッジ
ゾーン中の電界ラインのダイアグラムである。図8A
は、従来技術による集積VDMOSトランジスタのエッ
ジ部のレイアウトの部分概略図である。図8Bは、本発
明の好まし態様により修正された集積VDMOSトラン
ジスタのエッジ部のレイアウトの部分概略図である。
MOS構造の代表的な例を示す概略図である。図2は、
上述の通り集積VDMOS構造を例示する概略図であ
る。図3は、デバイスのエッジ部を明確に示すための図
2の拡大図である。図4は、シュミレーションにより得
られた、従来技術に従ってバイプレーナ電界プレートに
より与えられるデバイスのエッジゾーンの電界ラインの
ダイアグラムである。図5は、集積VDMOSトランジ
スタのエッジゾーン中の電界条件を改良するための既知
技術を例示する図である。図6は、本発明に従って修正
されたVDMOSトランジスタのエッジゾーンを示す概
略図である。図7は、本発明に従って修正されたエッジ
ゾーン中の電界ラインのダイアグラムである。図8A
は、従来技術による集積VDMOSトランジスタのエッ
ジ部のレイアウトの部分概略図である。図8Bは、本発
明の好まし態様により修正された集積VDMOSトラン
ジスタのエッジ部のレイアウトの部分概略図である。
【0013】
【詳細な説明】n−エピタキシャル層中に形成されたP
−ポディ、n−チャンネル集積VDMOS構造が添付図
面に示されている。これはこの半導体デバイスの最大限
に拡散された形態を示している。従って図面と引き続く
本発明の説明において、導電性のタイプはVDMOSデ
バイスの集積構造の部分である半導体の種々の領域のた
めに示される。勿論この卓越した形態に関して行われる
全ての考慮は、導電性の全てのタイプ及び全ての極性を
反転させたデバイスの他の(二者択一の)形態にも実質
的に有効である。集積VDMOSトランジスタの場合用
の本発明が図6に概略的に例示されている。
−ポディ、n−チャンネル集積VDMOS構造が添付図
面に示されている。これはこの半導体デバイスの最大限
に拡散された形態を示している。従って図面と引き続く
本発明の説明において、導電性のタイプはVDMOSデ
バイスの集積構造の部分である半導体の種々の領域のた
めに示される。勿論この卓越した形態に関して行われる
全ての考慮は、導電性の全てのタイプ及び全ての極性を
反転させたデバイスの他の(二者択一の)形態にも実質
的に有効である。集積VDMOSトランジスタの場合用
の本発明が図6に概略的に例示されている。
【0014】インターディジテーテッドVDMOS構造
の周辺ソースセルのエリア中に存在するゲート酸化物層
2及びソースセルを隣接するドレーン接続拡散部3(N
−SINKER)から分離する厚い絶縁電界分離層1間
の遷移ゾーンと実質的に一致するエッジゾーンは、VD
MOSトランジスタのゲートポテンシャルで動作する多
結晶シリコンのバイプレーナ電界プレート構造4により
通例通り覆われている。分離ストリップ1はLOCOS
プロセスに従って、限定されたエリア中に厚い酸化物
(電界酸化物)層を熱的に成長させることにより一般に
得ることができる。ポディ/ドレーン接合のブレークダ
ウン特性を改良するために、前記構造は更に電界酸化物
ストリップ1のエッジの下に形成された電界分離拡散部
5(Pfield )を含んで成っている。この電界分離拡散
部5は、電界酸化物1により表される厚い絶縁層として
参照されるパラシチックなスレッショルドを増加させる
ためのCMOS構造中で通常使用される技術を使用する
ことにより形成されることができる。図示の周辺セルの
N+ ソース領域6は通常通りポディ領域7(Pbody)中
に含まれ、P+ ポディコンタクト領域8はPポディ領域
7とN+ ソース領域6と交差している。
の周辺ソースセルのエリア中に存在するゲート酸化物層
2及びソースセルを隣接するドレーン接続拡散部3(N
−SINKER)から分離する厚い絶縁電界分離層1間
の遷移ゾーンと実質的に一致するエッジゾーンは、VD
MOSトランジスタのゲートポテンシャルで動作する多
結晶シリコンのバイプレーナ電界プレート構造4により
通例通り覆われている。分離ストリップ1はLOCOS
プロセスに従って、限定されたエリア中に厚い酸化物
(電界酸化物)層を熱的に成長させることにより一般に
得ることができる。ポディ/ドレーン接合のブレークダ
ウン特性を改良するために、前記構造は更に電界酸化物
ストリップ1のエッジの下に形成された電界分離拡散部
5(Pfield )を含んで成っている。この電界分離拡散
部5は、電界酸化物1により表される厚い絶縁層として
参照されるパラシチックなスレッショルドを増加させる
ためのCMOS構造中で通常使用される技術を使用する
ことにより形成されることができる。図示の周辺セルの
N+ ソース領域6は通常通りポディ領域7(Pbody)中
に含まれ、P+ ポディコンタクト領域8はPポディ領域
7とN+ ソース領域6と交差している。
【0015】実際的な態様によると、本発明のVDMO
S構造の異なった領域は次の特性を有している。 N- EPI (ドーパント:P); 体
導電度:1.35Ω・cm Pポディ(7) (ドーパント:B); シ
ート抵抗:1100Ω/□ P+ ポディコンタクト(8) (ドーパント:B); シ
ート抵抗: 100Ω/□ N+ ソース領域(6) (ドーパント:As); シ
ート抵抗: 40Ω/□ P電界(5) (ドーパント:B); シ
ート抵抗:4000Ω/□ N+ ドレーンコンタクト領域9も図中に示してある。矢
印で概略的に示しているように、VDMOSトランジス
タのマルチセル集積構造の周辺セルはそれらをそれらの
チャンネル領域を通してドレーン−ソース電流を流すこ
とに寄与するために効果的に動作を続ける。電界プレー
ト構造4もこれらの周辺セルのゲート電極を構成する。
S構造の異なった領域は次の特性を有している。 N- EPI (ドーパント:P); 体
導電度:1.35Ω・cm Pポディ(7) (ドーパント:B); シ
ート抵抗:1100Ω/□ P+ ポディコンタクト(8) (ドーパント:B); シ
ート抵抗: 100Ω/□ N+ ソース領域(6) (ドーパント:As); シ
ート抵抗: 40Ω/□ P電界(5) (ドーパント:B); シ
ート抵抗:4000Ω/□ N+ ドレーンコンタクト領域9も図中に示してある。矢
印で概略的に示しているように、VDMOSトランジス
タのマルチセル集積構造の周辺セルはそれらをそれらの
チャンネル領域を通してドレーン−ソース電流を流すこ
とに寄与するために効果的に動作を続ける。電界プレー
ト構造4もこれらの周辺セルのゲート電極を構成する。
【0016】図6の概略図から、ポディ拡散部7(P
body)のプロフィールは比較的浅く、これによりより低
い内部抵抗(RON)及びパワーデバイスにより駆動され
る最大電流に関する性能を改良するための比較的短いD
MOSチャンネルを得ることを可能にする。更にこのよ
うな比較的浅い拡散部の条件は、VDMOS構造に加え
て他の構造(CMOS、低漏洩ダイオード等)も集積し
なければならない混合技術集積回路の場合のように、非
常にしばしば不可避となる。拡散部が比較的浅いため不
可避的に小さくなる接合部の曲率半径に関してこれらの
VDMOSトランジスタの重要な設計条件でも、本発明
は、その上に多シリコン電界プレート4が位置する電界
酸化物ストリップ1のエッジ部の下に意図的に形成され
る電界分離拡散部5(Pfield )をトランジスタのソー
ス領域に接続することにより、つまり電界分離領域5の
ポテンシャルをトランジスタのソースポテンシャルと結
びつけることにより、ポディ/ドレーン接合のブレーク
ダウン電圧の重要な増加を得ることを可能にする。図6
ではこのような配置が、ソースターミナル(SOURC
E)をP電界領域5にワイヤ接続することにより概略的
に示されている。
body)のプロフィールは比較的浅く、これによりより低
い内部抵抗(RON)及びパワーデバイスにより駆動され
る最大電流に関する性能を改良するための比較的短いD
MOSチャンネルを得ることを可能にする。更にこのよ
うな比較的浅い拡散部の条件は、VDMOS構造に加え
て他の構造(CMOS、低漏洩ダイオード等)も集積し
なければならない混合技術集積回路の場合のように、非
常にしばしば不可避となる。拡散部が比較的浅いため不
可避的に小さくなる接合部の曲率半径に関してこれらの
VDMOSトランジスタの重要な設計条件でも、本発明
は、その上に多シリコン電界プレート4が位置する電界
酸化物ストリップ1のエッジ部の下に意図的に形成され
る電界分離拡散部5(Pfield )をトランジスタのソー
ス領域に接続することにより、つまり電界分離領域5の
ポテンシャルをトランジスタのソースポテンシャルと結
びつけることにより、ポディ/ドレーン接合のブレーク
ダウン電圧の重要な増加を得ることを可能にする。図6
ではこのような配置が、ソースターミナル(SOURC
E)をP電界領域5にワイヤ接続することにより概略的
に示されている。
【0017】このような電気接続の実際的な態様が、P
電界領域5と交差するまで意図的に広がっている周辺セ
ルのポディ領域7(Pbody)の突出のプロフィールを点
線10で表すことにより図6の断面図にも示されて、これ
によりこのような電気接続が確立される。ポディ領域の
広がりは集積構造のエッジに沿って離間した1又は2以
上のポイントで局所的に意図されることができる。これ
により限定された数のみの周辺セルが影響され結果とし
て生ずるトランジスタのチャンネル幅(周囲)の減少が
無視できる。集積VDMOSトランジスタのドレーン/
ソース電流の一部は、そのポディ拡散部7が横方向に広
がらず電界分離領域5と交差しない他の全ての周辺セル
も通って流れ続ける。
電界領域5と交差するまで意図的に広がっている周辺セ
ルのポディ領域7(Pbody)の突出のプロフィールを点
線10で表すことにより図6の断面図にも示されて、これ
によりこのような電気接続が確立される。ポディ領域の
広がりは集積構造のエッジに沿って離間した1又は2以
上のポイントで局所的に意図されることができる。これ
により限定された数のみの周辺セルが影響され結果とし
て生ずるトランジスタのチャンネル幅(周囲)の減少が
無視できる。集積VDMOSトランジスタのドレーン/
ソース電流の一部は、そのポディ拡散部7が横方向に広
がらず電界分離領域5と交差しない他の全ての周辺セル
も通って流れ続ける。
【0018】シミュレーションで得られ、バイプレーナ
電界プレートを有する本発明に従って修正された集積V
DMOS構造の重要なエッジゾーンの周辺の電界ライン
が図7に示されている。図7の電界ラインを、トランジ
スタのソースポテンシャルに接続された電界分離拡散部
のない対応するエッジ構造に相当する図4の電界ライン
と比較することにより容易に判るように、本発明の構造
のためのこの重要な領域中の電界の強度の顕著な減少が
明瞭である。本発明を実施する、つまりトランジスタの
ソース領域と電界酸化物のエッジ部の下に形成された電
界分離拡散部間に電気接続を確立するための非常に有利
な方法が図8Bのレイアウト中に例示されている。比較
の目的で従来技術による類似構造が図8Aに再現されて
いる。
電界プレートを有する本発明に従って修正された集積V
DMOS構造の重要なエッジゾーンの周辺の電界ライン
が図7に示されている。図7の電界ラインを、トランジ
スタのソースポテンシャルに接続された電界分離拡散部
のない対応するエッジ構造に相当する図4の電界ライン
と比較することにより容易に判るように、本発明の構造
のためのこの重要な領域中の電界の強度の顕著な減少が
明瞭である。本発明を実施する、つまりトランジスタの
ソース領域と電界酸化物のエッジ部の下に形成された電
界分離拡散部間に電気接続を確立するための非常に有利
な方法が図8Bのレイアウト中に例示されている。比較
の目的で従来技術による類似構造が図8Aに再現されて
いる。
【0019】図8A及び8Bは、集積VDMOS構造の
レイアウト(つまりドーパントをインプラントしかつゲ
ート多結晶シリコン層をパターン化するために使用され
るマスクの幾つかのプロフィール)の一部を表してい
る。集積VDMOS構造のレイアウトのエッジ領域の2
枚の部分平面図では、POLYで示された交差ハッチン
グで表されたエリアは、トランジスタのゲート構造を構
成しかつ電界酸化物層とオーバーラップする部分中のバ
イプレーナ電界プレート構造も形成するドープされた多
結晶シリコンのパターン化された導電層により被覆され
たエリアを表している。活性(ソース)エリアをドレー
ン拡散部(図示せず)から分離する電界酸化物の境界は
図8A及び8Bの両図で「ACTIVE AREA」と
して示された縦の実線により特定されている。影が形成
されていない島状のエリアは、そこからある距離だけ離
れた図の右側に沿って最終的に形成されるドレーン接続
拡散部(図8A及び8Bには示していない)と関連する
セルのマトリクスの同数のソースセルを表している。
レイアウト(つまりドーパントをインプラントしかつゲ
ート多結晶シリコン層をパターン化するために使用され
るマスクの幾つかのプロフィール)の一部を表してい
る。集積VDMOS構造のレイアウトのエッジ領域の2
枚の部分平面図では、POLYで示された交差ハッチン
グで表されたエリアは、トランジスタのゲート構造を構
成しかつ電界酸化物層とオーバーラップする部分中のバ
イプレーナ電界プレート構造も形成するドープされた多
結晶シリコンのパターン化された導電層により被覆され
たエリアを表している。活性(ソース)エリアをドレー
ン拡散部(図示せず)から分離する電界酸化物の境界は
図8A及び8Bの両図で「ACTIVE AREA」と
して示された縦の実線により特定されている。影が形成
されていない島状のエリアは、そこからある距離だけ離
れた図の右側に沿って最終的に形成されるドレーン接続
拡散部(図8A及び8Bには示していない)と関連する
セルのマトリクスの同数のソースセルを表している。
【0020】N+ ソース拡散部(6)が交差したハッチ
ングのないエリアSにより特定されている。各ソースエ
リア内のマスキングにより限定される内部領域SsはP
+ ソースコンタクト拡散部(8)を形成するためにドー
パント(例えばB)によりインプラントされる。図8の
濃いハッチングのPfield で示された縦型ストリップ
は、電界酸化物拡散部(8)のエッジの周辺にP電界分
離拡散部5を生成するために硼素でインプラントされた
エリアを表している。
ングのないエリアSにより特定されている。各ソースエ
リア内のマスキングにより限定される内部領域SsはP
+ ソースコンタクト拡散部(8)を形成するためにドー
パント(例えばB)によりインプラントされる。図8の
濃いハッチングのPfield で示された縦型ストリップ
は、電界酸化物拡散部(8)のエッジの周辺にP電界分
離拡散部5を生成するために硼素でインプラントされた
エリアを表している。
【0021】本発明の好ましい態様によると、電界分離
拡散部(Pfield 5)とソース領域間の電気接続を、ソ
ースセルのマトリクスの電界分離拡散部5とそれに隣接
する1又は2以上の周辺ソースセルのポディ拡散部間に
1又は2以上の接続を確立することにより形成する。こ
れは、図8Bに示すように、多結晶シリコン層(POL
Y)(つまり交差ハッチングのエリア)を限定するため
に使用されるマスクを好適に修正することにより容易に
達成することができ、これによりそれぞれ所定数のセル
の周辺ソースセル用の多シリコン層が十分にバックオフ
され電界分離構造のエッジ部が実質的に露出される。こ
れによりデバイスのポディ領域7を形成するためのドー
パントのインプラントと引き続くドーパントの横方向の
拡散がポディ領域7を電界酸化物のエッジまでそして最
終的に電界酸化物のエッジの下まで(図6のゾーン10)
局所的に広がらせる。これにより電界分離拡散部5(P
field )及びPポディ拡散部の局所的突出部10間の交差
が積極的に達成される。デバイスの電界分離拡散部とソ
ース領域間の電気的接続がこのように確立される。
拡散部(Pfield 5)とソース領域間の電気接続を、ソ
ースセルのマトリクスの電界分離拡散部5とそれに隣接
する1又は2以上の周辺ソースセルのポディ拡散部間に
1又は2以上の接続を確立することにより形成する。こ
れは、図8Bに示すように、多結晶シリコン層(POL
Y)(つまり交差ハッチングのエリア)を限定するため
に使用されるマスクを好適に修正することにより容易に
達成することができ、これによりそれぞれ所定数のセル
の周辺ソースセル用の多シリコン層が十分にバックオフ
され電界分離構造のエッジ部が実質的に露出される。こ
れによりデバイスのポディ領域7を形成するためのドー
パントのインプラントと引き続くドーパントの横方向の
拡散がポディ領域7を電界酸化物のエッジまでそして最
終的に電界酸化物のエッジの下まで(図6のゾーン10)
局所的に広がらせる。これにより電界分離拡散部5(P
field )及びPポディ拡散部の局所的突出部10間の交差
が積極的に達成される。デバイスの電界分離拡散部とソ
ース領域間の電気的接続がこのように確立される。
【0022】例えばトランジスタのP電界拡散部とソー
ス領域間の接続は各マトリクスのそれぞれ8個の周辺セ
ルで確立することができ、これは約0.5 %に相当する全
チャンネル幅の減少、つまり集積VDMOSトランジス
タの内部抵抗への実際上の影響のないトランジスタの全
チャンネル幅の実質的に無視できる減少を意味する。勿
論トランジスタの電界分離拡散部及びソース領域間に類
似の離間した接続をVDMOSトランジスタのインター
ディジテーテッド集積構造の各フィンガーに沿って確立
することもできる。
ス領域間の接続は各マトリクスのそれぞれ8個の周辺セ
ルで確立することができ、これは約0.5 %に相当する全
チャンネル幅の減少、つまり集積VDMOSトランジス
タの内部抵抗への実際上の影響のないトランジスタの全
チャンネル幅の実質的に無視できる減少を意味する。勿
論トランジスタの電界分離拡散部及びソース領域間に類
似の離間した接続をVDMOSトランジスタのインター
ディジテーテッド集積構造の各フィンガーに沿って確立
することもできる。
【図1】具体的なタイプのVDMOS構造の代表的な例
を示す概略図。
を示す概略図。
【図2】集積VDMOS構造を例示する概略図。
【図3】デバイスのエッジ部を明確に示すための図2の
拡大図。
拡大図。
【図4】シュミレーションにより得られた、従来技術に
従ってバイプレーナ電界プレートにより与えられるデバ
イスのエッジゾーンの電界ラインのダイアグラム。
従ってバイプレーナ電界プレートにより与えられるデバ
イスのエッジゾーンの電界ラインのダイアグラム。
【図5】集積VDMOSトランジスタのエッジゾーン中
の電界条件を改良するための既知技術を例示する図。
の電界条件を改良するための既知技術を例示する図。
【図6】本発明に従って修正されたVDMOSトランジ
スタのエッジゾーンを示す概略図。
スタのエッジゾーンを示す概略図。
【図7】本発明に従って修正されたエッジゾーン中の電
界ラインのダイアグラム。
界ラインのダイアグラム。
【図8】図8Aは、従来技術による集積VDMOSトラ
ンジスタのエッジ部のレイアウトの部分概略図、図8B
は、本発明の好まし態様により修正された集積VDMO
Sトランジスタのエッジ部のレイアウトの部分概略図。
ンジスタのエッジ部のレイアウトの部分概略図、図8B
は、本発明の好まし態様により修正された集積VDMO
Sトランジスタのエッジ部のレイアウトの部分概略図。
1・・・絶縁電界分離層 2・・・ゲート酸化物層 3
・・・ドレーン接続拡散部 4・・・電界プレート 5
・・・電界分離拡散部 6・・・ソース領域 7・・・ポディ領域 8・・・P+ ポディコンタクト領
域 9・・・N+ ドレーンコンタクト領域 10・・・ポ
ディ領域の突出部
・・・ドレーン接続拡散部 4・・・電界プレート 5
・・・電界分離拡散部 6・・・ソース領域 7・・・ポディ領域 8・・・P+ ポディコンタクト領
域 9・・・N+ ドレーンコンタクト領域 10・・・ポ
ディ領域の突出部
フロントページの続き (72)発明者 マリア・パオラ・ガルビアティ イタリア国 モンツァ 20052 ヴィア・ ロマツォッティ 24 (72)発明者 ルチア・ズリノ イタリア国 ミラノ 20123 コルソ・マ ジェンタ27
Claims (9)
- 【請求項1】 少なくとも1個のソースセルのマトリク
ス、該マトリクスに沿った絶縁電界分離層及び前記ソー
スセルのマトリクスの周辺セルに面する前記電界分離層
のエッジ部に重なる電界プレート構造を含んで成るVD
MOSトランジスタにおいて、前記絶縁電界分離層の下
で前記周辺セルに面するエッジに沿った電界分離拡散
部、及びトランジスタの前記電界分離拡散部及びソース
領域間の電気接続を更に含んで成ることを特徴とするV
DMOSトランジスタ。 - 【請求項2】 前記電気接続が前記電界分離拡散部と交
差する前記周辺セルの少なくとも1個のポディ領域の突
出部により構成されている請求項1に記載のVDMOS
トランジスタ。 - 【請求項3】 インターディジテーテッド構造を形成す
る前記絶縁電界分離層のストリップにより分離された複
数の互いに重なったソースセル及びドレーン接続拡散部
を含んで成る請求項1に記載のVDMOSトランジス
タ。 - 【請求項4】 Nタイプの導電性を有するエピタキシャ
ル層中に形成されたPポディ領域を有するn−チャンネ
ルトランジスタであることを特徴とする請求項1に記載
のVDMOSトランジスタ。 - 【請求項5】 P電界分離拡散部に重なる前記絶縁電界
分離層のエッジに面する少なくとも1個の周辺ソースセ
ルのPポディ領域が、前記電気接続を確立するために前
記P電界分離拡散部と交差するまで広がっている請求項
4に記載のVDMOSトランジスタ。 - 【請求項6】 少なくとも1個のソースセルのマトリク
スとドレーン接続拡散部、前記セルのマトリクスを前記
ドレーン接続拡散部から分離する電界分離絶縁層のスト
リップの下の電界分離拡散部及び前記マトリクスの周辺
セルに面する前記絶縁電界分離層のエッジ部と重なるバ
イプレーナ電界プレートを含んで成り、前記電界プレー
トで覆われた絶縁電界分離層の前記エッジ部の下の前記
電界分離拡散部が、前記絶縁電界分離層のエッジに向か
って広がりかつ該電界分離層のエッジの下に存在する前
記電界分離拡散部と交差する前記マトリクスの前記周辺
ソースセルの少なくとも1個のポディ領域の突出部を通
してトランジスタのソース領域に電気的に接続されてい
る集積VDMOSトランジスタ。 - 【請求項7】 少なくとも1個のソースセルのマトリク
スと絶縁電界分離層を含んで成るVDMOSトランジス
タのブレークダウン電圧を増加させる方法において、前
記電界分離層の下に電界分離拡散部を形成し、かつ該電
界分離拡散部の電気的ポテンシャルをトランジスタのソ
ースポテンシャルと結びつけることを特徴とする方法。 - 【請求項8】 少なくとも1個のソースセルのマトリク
スと絶縁電界分離層のストリップにより分離されたドレ
ーン接続拡散部を含んで成る集積VDMOSトランジス
タのブレークダウン電圧を増加させる方法において、前
記電界分離層のストリップの下に電界分離拡散部を形成
しかつ該電界分離拡散部をトランジスタのソース領域に
電気的に接続することを含んで成ることを特徴とする方
法。 - 【請求項9】 少なくとも1個のソースセルのマトリク
スと電界分離拡散部上に形成された絶縁電界分離層を含
んで成る集積VDMOSトランジスタのブレークダウン
電圧を増加させる方法において、前記電界分離拡散部の
電気的ポテンシャルをトランジスタのソースポテンシャ
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |