JPH1197689A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 溝内にゲート電極を埋め込んだ半導体装置に
おいて、溝の終端部で発生するドレイン−ソース間耐圧
の低下を防止する。 【解決手段】 Ｎ型半導体基板上にエピタキシャル成長
させたＮ-電界緩和領域と、この電界緩和領域の表面か
ら所定の深さに形成されたＰ型ボディ領域と、Ｐ型ボデ
ィ領域の表面から選択的に形成されたＮ+ソース領域
と、Ｎ+ソース領域の表面から前記基板の方向に掘ら
れ、前記Ｎ+ソース領域と前記Ｐ型ボディ領域を貫通
し、前記Ｎ-電界緩和領域に達する溝と、前記溝に溝の
内壁面の絶縁膜を介して設けられたゲート電極とによっ
てＭＯＳＦＥＴが構成されている。前記溝は表面にメッ
シュ状に配置され、各溝の終端部同士は、新たな溝８０
１によって互いに接続され、終端部の特異構造（尖り）
をなくすことにより、終端部への電界集中を無くして、
ドレイン−ソース間耐圧及びゲート絶縁膜の絶縁性を向
上させている。
おいて、溝の終端部で発生するドレイン−ソース間耐圧
の低下を防止する。 【解決手段】 Ｎ型半導体基板上にエピタキシャル成長
させたＮ-電界緩和領域と、この電界緩和領域の表面か
ら所定の深さに形成されたＰ型ボディ領域と、Ｐ型ボデ
ィ領域の表面から選択的に形成されたＮ+ソース領域
と、Ｎ+ソース領域の表面から前記基板の方向に掘ら
れ、前記Ｎ+ソース領域と前記Ｐ型ボディ領域を貫通
し、前記Ｎ-電界緩和領域に達する溝と、前記溝に溝の
内壁面の絶縁膜を介して設けられたゲート電極とによっ
てＭＯＳＦＥＴが構成されている。前記溝は表面にメッ
シュ状に配置され、各溝の終端部同士は、新たな溝８０
１によって互いに接続され、終端部の特異構造（尖り）
をなくすことにより、終端部への電界集中を無くして、
ドレイン−ソース間耐圧及びゲート絶縁膜の絶縁性を向
上させている。
Description
【０００１】
【発明の属する技術分野】本発明は、比較的高電圧かつ
大電流を制御するパワーＭＯＳＦＥＴやＩＧＢＴ等の半
導体装置に関し、特に基板上に掘られた溝の側壁に沿っ
た縦方向にチャネルが形成される絶縁ゲート型の半導体
装置に関する。
大電流を制御するパワーＭＯＳＦＥＴやＩＧＢＴ等の半
導体装置に関し、特に基板上に掘られた溝の側壁に沿っ
た縦方向にチャネルが形成される絶縁ゲート型の半導体
装置に関する。
【０００２】
【従来の技術】現在、パワーＭＯＳＦＥＴ、ＩＧＢＴ等
の比較的高電圧かつ大電流を制御するパワーデバイス
は、半導体基板上に主にエピタキシャル成長等で形成さ
れた電界緩和領域、ベース領域（又はボディ領域）と呼
ばれる電界緩和領域と反対の導電型の拡散層、ソース領
域と呼ばれる電界緩和領域と同一の導電型の拡散層から
なる二重拡散型が一般的である。
の比較的高電圧かつ大電流を制御するパワーデバイス
は、半導体基板上に主にエピタキシャル成長等で形成さ
れた電界緩和領域、ベース領域（又はボディ領域）と呼
ばれる電界緩和領域と反対の導電型の拡散層、ソース領
域と呼ばれる電界緩和領域と同一の導電型の拡散層から
なる二重拡散型が一般的である。
【０００３】図１は、このような構造のパワーＭＯＳＦ
ＥＴを示したものであり、半導体基板１０１上に形成さ
れた電界緩和領域１０２、ベース領域と呼ばれる電界緩
和領域１０２と反対の導電型の拡散層１０３、ソース領
域と呼ばれる電界緩和領域１０２と同一の導電型の拡散
層１０４、ゲート酸化膜１０５、ゲート電極１０６、層
間絶縁膜１０７及びソース電極１０８によって構成さ
れ、一般的にプレーナー型と呼ばれている。このプレー
ナー型のようにトランジスタオン時のチャネルが基板表
面の横方向に形成される構造では、集積度を上げるため
にゲート電極１０６の幅を縮めるには限界があり、高集
積化が不可能であった。
ＥＴを示したものであり、半導体基板１０１上に形成さ
れた電界緩和領域１０２、ベース領域と呼ばれる電界緩
和領域１０２と反対の導電型の拡散層１０３、ソース領
域と呼ばれる電界緩和領域１０２と同一の導電型の拡散
層１０４、ゲート酸化膜１０５、ゲート電極１０６、層
間絶縁膜１０７及びソース電極１０８によって構成さ
れ、一般的にプレーナー型と呼ばれている。このプレー
ナー型のようにトランジスタオン時のチャネルが基板表
面の横方向に形成される構造では、集積度を上げるため
にゲート電極１０６の幅を縮めるには限界があり、高集
積化が不可能であった。
【０００４】図２は、上記の欠点を解決するＭＯＳＦＥ
Ｔの構造を示しており、半導体基板２０１上に主にエピ
タキシャル成長等で形成された電界緩和領域２０２、ベ
ース領域（又はボディ領域）と呼ばれる電界緩和領域２
０２と反対の導電型の拡散層２０３、ソース領域と呼ば
れる電界緩和領域と同一の導電型の拡散層２０４からな
る二重拡散型で、ソース領域２０４、ベース領域２０３
を貫通し、電界緩和領域に２０２に至る溝を形成し、溝
の内側には、ゲート酸化膜２０５を介したゲート電極２
０６が埋め込まれている。
Ｔの構造を示しており、半導体基板２０１上に主にエピ
タキシャル成長等で形成された電界緩和領域２０２、ベ
ース領域（又はボディ領域）と呼ばれる電界緩和領域２
０２と反対の導電型の拡散層２０３、ソース領域と呼ば
れる電界緩和領域と同一の導電型の拡散層２０４からな
る二重拡散型で、ソース領域２０４、ベース領域２０３
を貫通し、電界緩和領域に２０２に至る溝を形成し、溝
の内側には、ゲート酸化膜２０５を介したゲート電極２
０６が埋め込まれている。
【０００５】このような構造にすれば、トランジスタオ
ン時のチャネル領域が溝の側壁に沿って基板表面の縦方
向に形成されるため、ゲート電極２０６の幅を縮めても
チャネル長を確保することができるので、高集積化が可
能である。この構造を一般にトレンチ型と呼んでいる。
ン時のチャネル領域が溝の側壁に沿って基板表面の縦方
向に形成されるため、ゲート電極２０６の幅を縮めても
チャネル長を確保することができるので、高集積化が可
能である。この構造を一般にトレンチ型と呼んでいる。
【０００６】このように、トレンチ型ではプレーナー型
と比較して高集積化が可能であるが、電界緩和領域２０
２、ベース領域２０３の各拡散層の不純物を等しくして
比較した場合、ドレイン−ソース間耐圧がプレーナー型
と比較して低下するという欠点がある。この原因として
は、トランジスタオフ時にドレイン−ソース間にバイア
スした場合、溝底部に電界が集中してしまうことがあげ
られる。
と比較して高集積化が可能であるが、電界緩和領域２０
２、ベース領域２０３の各拡散層の不純物を等しくして
比較した場合、ドレイン−ソース間耐圧がプレーナー型
と比較して低下するという欠点がある。この原因として
は、トランジスタオフ時にドレイン−ソース間にバイア
スした場合、溝底部に電界が集中してしまうことがあげ
られる。
【０００７】特開平６−２１４６８号公報では、このド
レイン−ソース間耐圧の低下を解決するために、図３の
ような構成を提案している。すなわち、ベース領域３０
３を溝の底部より深く形成し、溝底部から拡散領域３０
９を形成して、ＮＰＮ（またはＰＮＰ）の構造を形成
し、縦型のＭＯＳＦＥＴを構成している。この構造で
は、ベース領域３０３は溝より深いため、溝底部の電界
を緩和することができ、溝底部に電界が集中することが
なく、ドレイン−ソース間耐圧がプレーナー型と比較し
て低下するという欠点を解消することができる。
レイン−ソース間耐圧の低下を解決するために、図３の
ような構成を提案している。すなわち、ベース領域３０
３を溝の底部より深く形成し、溝底部から拡散領域３０
９を形成して、ＮＰＮ（またはＰＮＰ）の構造を形成
し、縦型のＭＯＳＦＥＴを構成している。この構造で
は、ベース領域３０３は溝より深いため、溝底部の電界
を緩和することができ、溝底部に電界が集中することが
なく、ドレイン−ソース間耐圧がプレーナー型と比較し
て低下するという欠点を解消することができる。
【０００８】
【発明が解決しようとする課題】このトレンチ型の半導
体素子においては、図７に示すように、ゲート電極を埋
め込む溝７０１を、例えばメッシュ状に形成することに
よって実質的にチャネルの幅を広くして大電流容量化を
図っているが、素子部の最外周にある個々のトランジス
タの溝の終端部は、櫛状に終端されており、かつ、各終
端部には図４に示すような「尖り」が生じている。この
「尖り」部分には特異的に電界が集中してしまうという
問題（図５参照）があるので、このトレンチ型の半導体
素子を構成する場合、図６に示されているように、溝６
０１の終端においてベース領域と同一の導電型で、溝６
０１より深い拡散領域６０２を設ける必要がある。
体素子においては、図７に示すように、ゲート電極を埋
め込む溝７０１を、例えばメッシュ状に形成することに
よって実質的にチャネルの幅を広くして大電流容量化を
図っているが、素子部の最外周にある個々のトランジス
タの溝の終端部は、櫛状に終端されており、かつ、各終
端部には図４に示すような「尖り」が生じている。この
「尖り」部分には特異的に電界が集中してしまうという
問題（図５参照）があるので、このトレンチ型の半導体
素子を構成する場合、図６に示されているように、溝６
０１の終端においてベース領域と同一の導電型で、溝６
０１より深い拡散領域６０２を設ける必要がある。
【０００９】しかしながら、溝６０１の終端において、
ベース領域と同一の導電型で溝より深い拡散領域６０２
を形成した場合であっても、溝６０１の終端のゲート絶
縁膜はこの部分で最も半導体基板側に突出した形状とな
り、ゲート絶縁膜の破壊耐量が素子部よりも劣化する。
そのため、ゲート絶縁膜厚の等しいプレーナー型の絶縁
ゲート型半導体装置と比較して、酸化膜の絶縁耐量が低
下するという欠点があった。
ベース領域と同一の導電型で溝より深い拡散領域６０２
を形成した場合であっても、溝６０１の終端のゲート絶
縁膜はこの部分で最も半導体基板側に突出した形状とな
り、ゲート絶縁膜の破壊耐量が素子部よりも劣化する。
そのため、ゲート絶縁膜厚の等しいプレーナー型の絶縁
ゲート型半導体装置と比較して、酸化膜の絶縁耐量が低
下するという欠点があった。
【００１０】本発明の目的は、溝内にゲート電極を埋め
込んだ半導体装置において、この溝の終端部において発
生する電界集中によるドレイン−ソース間耐圧の低下を
防止する手段を提供することにある。
込んだ半導体装置において、この溝の終端部において発
生する電界集中によるドレイン−ソース間耐圧の低下を
防止する手段を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、前記溝終端部
の特異構造をなくし、トランジスタ素子部の溝と同様な
構造とすることにより、ゲート絶縁膜の絶縁性の向上を
図るものである。具体的には、図８に示すように、最外
周の各トランジスタの溝の終端部同士を新たな溝８０１
により接続し、終端部の特異構造をなくすことにより、
図６に示されているような、溝よりも深い拡散領域を形
成することなく、ドレイン−ソース間耐圧を向上させ、
かつ、ゲート絶縁膜の絶縁性を向上させている。
の特異構造をなくし、トランジスタ素子部の溝と同様な
構造とすることにより、ゲート絶縁膜の絶縁性の向上を
図るものである。具体的には、図８に示すように、最外
周の各トランジスタの溝の終端部同士を新たな溝８０１
により接続し、終端部の特異構造をなくすことにより、
図６に示されているような、溝よりも深い拡散領域を形
成することなく、ドレイン−ソース間耐圧を向上させ、
かつ、ゲート絶縁膜の絶縁性を向上させている。
【００１２】
【発明の実施の形態】図９は、本発明の第１の実施の形
態を示す断面図である。図９において、第１導電型を持
つ半導体基板９０１の裏面にはドレイン電極（図示せ
ず）が設けられており、基板９０１の上部には、第１導
電型を持つ電界緩和領域９０２と、第１導電型と反対の
第２導電型を有するベース領域９０３が形成されてい
る。半導体装置の表面、ベース領域９０３内には、第１
導電型のソース領域９０４が形成され、また、表面から
ソース領域９０４及びベース領域９０３を基板の裏面方
向に貫通し、電界緩和領域９０２に達する溝が形成され
ており、溝内部はＭＯＳトランジスタのゲート電極９０
６となる物質で充填されており、ゲート電極９０６と溝
内の壁面及び底面は酸化シリコンなどの絶縁物９０５で
絶縁されている。
態を示す断面図である。図９において、第１導電型を持
つ半導体基板９０１の裏面にはドレイン電極（図示せ
ず）が設けられており、基板９０１の上部には、第１導
電型を持つ電界緩和領域９０２と、第１導電型と反対の
第２導電型を有するベース領域９０３が形成されてい
る。半導体装置の表面、ベース領域９０３内には、第１
導電型のソース領域９０４が形成され、また、表面から
ソース領域９０４及びベース領域９０３を基板の裏面方
向に貫通し、電界緩和領域９０２に達する溝が形成され
ており、溝内部はＭＯＳトランジスタのゲート電極９０
６となる物質で充填されており、ゲート電極９０６と溝
内の壁面及び底面は酸化シリコンなどの絶縁物９０５で
絶縁されている。
【００１３】半導体素子のトランジスタ素子の最外周部
における溝は、個々のセルトランジスタの溝の終端部同
士を接続する溝に充填されたゲート電極材９０９によっ
て接続されている。半導体基板表面のソース領域９０４
は金属などを材料としたソース電極９０８に接続されて
おり、ソース電極９０８はベース領域９０３は同電位に
なっている。ソース電極９０８とゲート電極９０６は層
間絶縁膜９０７により互いに絶縁されている。以上の構
成で、ゲート、ソース、ドレインの各電極を備えたＭＯ
Ｓトランジスタを構成している。
における溝は、個々のセルトランジスタの溝の終端部同
士を接続する溝に充填されたゲート電極材９０９によっ
て接続されている。半導体基板表面のソース領域９０４
は金属などを材料としたソース電極９０８に接続されて
おり、ソース電極９０８はベース領域９０３は同電位に
なっている。ソース電極９０８とゲート電極９０６は層
間絶縁膜９０７により互いに絶縁されている。以上の構
成で、ゲート、ソース、ドレインの各電極を備えたＭＯ
Ｓトランジスタを構成している。
【００１４】次に、本発明の第１の実施の形態の動作に
ついて、図面を参照して説明する。図９に示すＭＯＳト
ランジスタのドレイン−ソース電極間に電圧を印加した
場合、ゲート−ソース電極間の電位差がＭＯＳトランジ
スタのしきい値電圧を超えれば、このＭＯＳトランジス
タはオン状態となる。また、ドレイン−ソース電極間に
電圧を印加した場合、ゲート−ソース電極間の電位差が
零（同電位）であれば、このＭＯＳトランジスタはオフ
状態である。
ついて、図面を参照して説明する。図９に示すＭＯＳト
ランジスタのドレイン−ソース電極間に電圧を印加した
場合、ゲート−ソース電極間の電位差がＭＯＳトランジ
スタのしきい値電圧を超えれば、このＭＯＳトランジス
タはオン状態となる。また、ドレイン−ソース電極間に
電圧を印加した場合、ゲート−ソース電極間の電位差が
零（同電位）であれば、このＭＯＳトランジスタはオフ
状態である。
【００１５】ドレイン−ソース電極間に印加された電圧
は、電界緩和領域９０２とベース領域９０３のＰＮ接合
により負担される。すなわち、ＰＮ接合から主に電界緩
和領域９０２方向に空乏層が拡がっていき、空乏化され
た距離により電圧を分担している。溝の終端部はセルト
ランジスタと同様の構造であり、図５、図７において示
されているような終端部で電界集中を起こす点（×印で
示されている点）は存在せず、よって、深い拡散領域を
用いることなくＭＯＳトランジスタのドレイン−ソース
間耐圧を向上することができる。
は、電界緩和領域９０２とベース領域９０３のＰＮ接合
により負担される。すなわち、ＰＮ接合から主に電界緩
和領域９０２方向に空乏層が拡がっていき、空乏化され
た距離により電圧を分担している。溝の終端部はセルト
ランジスタと同様の構造であり、図５、図７において示
されているような終端部で電界集中を起こす点（×印で
示されている点）は存在せず、よって、深い拡散領域を
用いることなくＭＯＳトランジスタのドレイン−ソース
間耐圧を向上することができる。
【００１６】また、ドレイン−ソース電極を同電位に
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜９０５が熱酸化膜である場合は、８ＭＶ／ｃｍ
以上の電界により絶縁破壊する。従来構造では、図５、
図７で示すように終端部に電界が集中することにより、
溝の終端部が最も絶縁破壊しやすいが、本発明による構
造では、電界が集中しやすい部分が無いため、ＭＯＳト
ランジスタのゲート−ソース間の絶縁耐量も向上する。
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜９０５が熱酸化膜である場合は、８ＭＶ／ｃｍ
以上の電界により絶縁破壊する。従来構造では、図５、
図７で示すように終端部に電界が集中することにより、
溝の終端部が最も絶縁破壊しやすいが、本発明による構
造では、電界が集中しやすい部分が無いため、ＭＯＳト
ランジスタのゲート−ソース間の絶縁耐量も向上する。
【００１７】図１０は、ドレイン−ソース間耐圧３０Ｖ
が必要なＮチャネルエンハンスメント型パワーＭＯＳＦ
ＥＴに対し本発明を適用した場合の製造工程を示したも
のである。
が必要なＮチャネルエンハンスメント型パワーＭＯＳＦ
ＥＴに対し本発明を適用した場合の製造工程を示したも
のである。
【００１８】まず、ヒ素を不純物としてドープした抵抗
率０．００１〜０．００６ΩｃｍのＮ型基板１００１に
抵抗率０．３〜０．６ΩｃｍのＮ型エピタキシャル層を
５〜１０μｍの厚さに成長させる。このＮ型エピタキシ
ャル層は電界緩和領域１００２となる（図１０
（Ａ））。
率０．００１〜０．００６ΩｃｍのＮ型基板１００１に
抵抗率０．３〜０．６ΩｃｍのＮ型エピタキシャル層を
５〜１０μｍの厚さに成長させる。このＮ型エピタキシ
ャル層は電界緩和領域１００２となる（図１０
（Ａ））。
【００１９】次に、フォトリソグラフィー技術により、
深さ１．０〜２．０μｍ、幅０．５〜１．５μｍの溝を
ゲート電極を設ける部分に選択的に形成する。この時、
溝の各終端部はそれぞれ最外周の溝１００９で接続し、
前記の「尖り」の構造をなくす。次に、これらの溝の内
壁に５００Åの熱酸化膜を形成する。この５００Åの熱
酸化膜はＭＯＳトランジスタのゲート絶縁膜１００５と
なる。次に、多結晶シリコンを厚さ８０００Åに形成
し、熱拡散によりリンを多結晶シリコン内に拡散し、Ｎ
型の多結晶シリコンを形成する。次に、異方性エッチン
グをすることにより、前記溝内にのみＮ型の多結晶シリ
コンを残し、半導体基板表面のＮ型の多結晶シリコンは
除去する。前記溝内に残ったＮ型の多結晶シリコンは、
ＭＯＳトランジスタのゲート電極１００６となる（図１
０（Ｂ））。
深さ１．０〜２．０μｍ、幅０．５〜１．５μｍの溝を
ゲート電極を設ける部分に選択的に形成する。この時、
溝の各終端部はそれぞれ最外周の溝１００９で接続し、
前記の「尖り」の構造をなくす。次に、これらの溝の内
壁に５００Åの熱酸化膜を形成する。この５００Åの熱
酸化膜はＭＯＳトランジスタのゲート絶縁膜１００５と
なる。次に、多結晶シリコンを厚さ８０００Åに形成
し、熱拡散によりリンを多結晶シリコン内に拡散し、Ｎ
型の多結晶シリコンを形成する。次に、異方性エッチン
グをすることにより、前記溝内にのみＮ型の多結晶シリ
コンを残し、半導体基板表面のＮ型の多結晶シリコンは
除去する。前記溝内に残ったＮ型の多結晶シリコンは、
ＭＯＳトランジスタのゲート電極１００６となる（図１
０（Ｂ））。
【００２０】次に半導体基板の表面（電界緩和領域１０
０２の表面）にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域１００３の拡散層を電界緩和領域
の上部に接合の深さ１．０〜１．９μｍに形成する。次
にフォトリソグラフィー技術により選択的にＢＦ２をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域１０１０の拡散層をベース領域内に接合の
深さ１．０〜１．９μｍで形成する。更にフォトリソグ
ラフィー技術により選択的にヒ素をイオン注入し、熱処
理することによりソース領域１００４の拡散層をベース
領域１００３内に接合の深さ０．３〜０．６μｍで形成
する。（図１０（Ｃ））。
０２の表面）にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域１００３の拡散層を電界緩和領域
の上部に接合の深さ１．０〜１．９μｍに形成する。次
にフォトリソグラフィー技術により選択的にＢＦ２をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域１０１０の拡散層をベース領域内に接合の
深さ１．０〜１．９μｍで形成する。更にフォトリソグ
ラフィー技術により選択的にヒ素をイオン注入し、熱処
理することによりソース領域１００４の拡散層をベース
領域１００３内に接合の深さ０．３〜０．６μｍで形成
する。（図１０（Ｃ））。
【００２１】次にＰＳＧを厚さ６０００〜１００００Å
に成長させ、フォトリソグラフィーにより選択的に異方
性エッチングで除去し、半導体基板のバックゲートコン
タクト領域１０１０、ソース領域１００４の表面を露出
させる。残ったＰＳＧ膜は、ゲート電極とソース電極と
の層間絶縁膜１００７となる（図１０（Ｄ））。
に成長させ、フォトリソグラフィーにより選択的に異方
性エッチングで除去し、半導体基板のバックゲートコン
タクト領域１０１０、ソース領域１００４の表面を露出
させる。残ったＰＳＧ膜は、ゲート電極とソース電極と
の層間絶縁膜１００７となる（図１０（Ｄ））。
【００２２】次にソース電極１００８となるアルミを厚
さ３．０〜５．０μｍにスパッタし、フォトリソグラフ
ィー技術により選択的に異方性エッチングで除去し、ソ
ース電極とゲート電極を形成する（図９）。
さ３．０〜５．０μｍにスパッタし、フォトリソグラフ
ィー技術により選択的に異方性エッチングで除去し、ソ
ース電極とゲート電極を形成する（図９）。
【００２３】このようにして作成されたパワーＭＯＳＦ
ＥＴのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加すると、ベース領
域９０３と電界緩和領域９０２間のＰＮ接合に電圧がか
かり、主に電界緩和領域９０２へ空乏層が延びて電圧を
分担している。本発明の実施例によるパワーＭＯＳＦＥ
Ｔは、従来技術によるパワーＭＯＳＦＥＴのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。また、ゲート−ソー
ス間に電圧を印加した場合、ゲート酸化膜に電圧がかか
るが、従来技術によるパワーＭＯＳＦＥＴのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。
ＥＴのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加すると、ベース領
域９０３と電界緩和領域９０２間のＰＮ接合に電圧がか
かり、主に電界緩和領域９０２へ空乏層が延びて電圧を
分担している。本発明の実施例によるパワーＭＯＳＦＥ
Ｔは、従来技術によるパワーＭＯＳＦＥＴのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。また、ゲート−ソー
ス間に電圧を印加した場合、ゲート酸化膜に電圧がかか
るが、従来技術によるパワーＭＯＳＦＥＴのような溝終
端における「尖り」が無く、セルトランジスタ素子外周
部における電界集中が発生しない。
【００２４】図１１は、本発明の第２の実施の形態を示
す断面図である。図１１において、第１導電型を持つ半
導体基板１１０１の裏面にはドレイン電極（図示せず）
が設けられており、基板１１０１の上部には、第１導電
型を持つ電界緩和領域１１０２と、第１導電型と反対の
第２導電型を有するベース領域１１０３が形成されてい
る。半導体装置の表面、ベース領域１１０３内には、第
１導電型のソース領域１１０４が形成され、また、表面
からソース領域１１０４及びベース領域１１０３を基板
の裏面方向に貫通し、電界緩和領域１１０２に達する溝
が形成されており、溝内部はＭＯＳトランジスタのゲー
ト電極１１０６となる物質で充填されており、ゲート電
極１１０６と溝内の壁面及び底面は酸化シリコンなどの
絶縁物１１０５で絶縁されている。溝の内壁は、溝内の
ゲート絶縁膜形成前に１０００℃以上の高温の酸化によ
って平滑化されている。
す断面図である。図１１において、第１導電型を持つ半
導体基板１１０１の裏面にはドレイン電極（図示せず）
が設けられており、基板１１０１の上部には、第１導電
型を持つ電界緩和領域１１０２と、第１導電型と反対の
第２導電型を有するベース領域１１０３が形成されてい
る。半導体装置の表面、ベース領域１１０３内には、第
１導電型のソース領域１１０４が形成され、また、表面
からソース領域１１０４及びベース領域１１０３を基板
の裏面方向に貫通し、電界緩和領域１１０２に達する溝
が形成されており、溝内部はＭＯＳトランジスタのゲー
ト電極１１０６となる物質で充填されており、ゲート電
極１１０６と溝内の壁面及び底面は酸化シリコンなどの
絶縁物１１０５で絶縁されている。溝の内壁は、溝内の
ゲート絶縁膜形成前に１０００℃以上の高温の酸化によ
って平滑化されている。
【００２５】トランジスタ素子の最外周部における溝
は、個々のセルトランジスタの溝の終端部同士を接続す
る溝１１０９に充填されたゲート電極材によって接続さ
れている。半導体基板表面のソース領域１１０４は金属
などを材料としたソース電極１１０８に接続されてお
り、ソース電極１１０８はベース領域１１０３と同電位
になっている。ソース電極１１０８とゲート電極１１０
６は層間絶縁膜１１０７により互いに絶縁されている。
以上の構成で、ゲート、ソース、ドレインの各電極を備
えたＭＯＳトランジスタを構成している。
は、個々のセルトランジスタの溝の終端部同士を接続す
る溝１１０９に充填されたゲート電極材によって接続さ
れている。半導体基板表面のソース領域１１０４は金属
などを材料としたソース電極１１０８に接続されてお
り、ソース電極１１０８はベース領域１１０３と同電位
になっている。ソース電極１１０８とゲート電極１１０
６は層間絶縁膜１１０７により互いに絶縁されている。
以上の構成で、ゲート、ソース、ドレインの各電極を備
えたＭＯＳトランジスタを構成している。
【００２６】次に、本発明の第２の実施の形態の動作に
ついて、図面を参照して説明する。図１１に示すＭＯＳ
トランジスタのドレイン−ソース電極間に電圧を印加し
た場合、ゲート−ソース電極間の電位差がＭＯＳトラン
ジスタのしきい値電圧を超えれば、このＭＯＳトランジ
スタはオン状態となる。また、ドレイン−ソース電極間
に電圧を印加した場合、ゲート−ソース電極間の電位差
が零（同電位）であれば、このＭＯＳトランジスタはオ
フ状態である。
ついて、図面を参照して説明する。図１１に示すＭＯＳ
トランジスタのドレイン−ソース電極間に電圧を印加し
た場合、ゲート−ソース電極間の電位差がＭＯＳトラン
ジスタのしきい値電圧を超えれば、このＭＯＳトランジ
スタはオン状態となる。また、ドレイン−ソース電極間
に電圧を印加した場合、ゲート−ソース電極間の電位差
が零（同電位）であれば、このＭＯＳトランジスタはオ
フ状態である。
【００２７】ドレイン−ソース電極間に印加された電圧
は、電界緩和領域１１０２とベース領域１１０３のＰＮ
接合により負担される。すなわち、ＰＮ接合から主に電
界緩和領域１１０２方向に空乏層が拡がっていき、空乏
化された距離により電圧を分担している。溝の終端部は
セルトランジスタと同様の構造であり、図５、図７にお
いて示されているような終端部で電界集中を起こす点
（×印で示されている点）は存在せず、よって、深い拡
散領域を用いることなくＭＯＳトランジスタのドレイン
−ソース間耐圧を向上することができる。
は、電界緩和領域１１０２とベース領域１１０３のＰＮ
接合により負担される。すなわち、ＰＮ接合から主に電
界緩和領域１１０２方向に空乏層が拡がっていき、空乏
化された距離により電圧を分担している。溝の終端部は
セルトランジスタと同様の構造であり、図５、図７にお
いて示されているような終端部で電界集中を起こす点
（×印で示されている点）は存在せず、よって、深い拡
散領域を用いることなくＭＯＳトランジスタのドレイン
−ソース間耐圧を向上することができる。
【００２８】また、ドレイン−ソース電極を同電位に
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜１１０５が熱酸化膜である場合は、８ＭＶ／ｃ
ｍ以上の電界により絶縁破壊する。従来構造では、図
５、図７で示すように終端部に電界が集中することによ
り、溝の終端部が最も絶縁破壊しやすいが、本発明によ
る構造では、電界が集中しやすい部分が無く、さらにゲ
ート絶縁膜１１０５の形成前に熱酸化により溝内部を平
滑化しているので、ＭＯＳトランジスタのゲート−ソー
ス間の絶縁耐量はさらに向上する。
し、ゲート−ソース電極間に電圧を印加した場合、ゲー
ト絶縁膜１１０５が熱酸化膜である場合は、８ＭＶ／ｃ
ｍ以上の電界により絶縁破壊する。従来構造では、図
５、図７で示すように終端部に電界が集中することによ
り、溝の終端部が最も絶縁破壊しやすいが、本発明によ
る構造では、電界が集中しやすい部分が無く、さらにゲ
ート絶縁膜１１０５の形成前に熱酸化により溝内部を平
滑化しているので、ＭＯＳトランジスタのゲート−ソー
ス間の絶縁耐量はさらに向上する。
【００２９】実験結果では、プレーナー型ＭＯＳＦＥＴ
で５００Åのゲート酸化膜を形成するのと同条件でトレ
ンチ型ＭＯＳＦＥＴの溝内にゲート酸化膜を形成した場
合、溝内に突起のような特異点があるとプレーナー型Ｍ
ＯＳＦＥＴに比較してゲート酸化膜の絶縁耐量が約３０
％〜５０％低下する。本発明による構造では特異点がな
いので、ゲート酸化膜の絶縁耐量はプレーナー型ＭＯＳ
ＦＥＴとほぼ同等である。
で５００Åのゲート酸化膜を形成するのと同条件でトレ
ンチ型ＭＯＳＦＥＴの溝内にゲート酸化膜を形成した場
合、溝内に突起のような特異点があるとプレーナー型Ｍ
ＯＳＦＥＴに比較してゲート酸化膜の絶縁耐量が約３０
％〜５０％低下する。本発明による構造では特異点がな
いので、ゲート酸化膜の絶縁耐量はプレーナー型ＭＯＳ
ＦＥＴとほぼ同等である。
【００３０】図１２は、ドレイン−ソース間耐圧３０Ｖ
が必要なＮチャネルエンハンスメント型パワーＭＯＳＦ
ＥＴに対し本発明を適用した場合の製造工程を示したも
のである。
が必要なＮチャネルエンハンスメント型パワーＭＯＳＦ
ＥＴに対し本発明を適用した場合の製造工程を示したも
のである。
【００３１】まず、ヒ素を不純物としてドープした抵抗
率０．００１〜０．００６ΩｃｍのＮ型半導体基板１２
０１に抵抗率０．３〜１．０ΩｃｍのＮ型エピタキシャ
ル層を５〜１０μｍの厚さに成長させる。このＮ型エピ
タキシャル層は電界緩和領域１２０２となる（図１２
（Ａ））。
率０．００１〜０．００６ΩｃｍのＮ型半導体基板１２
０１に抵抗率０．３〜１．０ΩｃｍのＮ型エピタキシャ
ル層を５〜１０μｍの厚さに成長させる。このＮ型エピ
タキシャル層は電界緩和領域１２０２となる（図１２
（Ａ））。
【００３２】次に、フォトリソグラフィー技術により、
溝を深さ１．１〜１．９μｍ、幅０．５〜１．５μｍで
形成する。この時、溝の各終端部はそれぞれ最外周の溝
１２０９により接続される。次に、１０００℃以上の高
温で酸化を行い、溝の内壁を平滑化した後、酸化によっ
て形成された熱酸化膜を除去する。次に５００Åの熱酸
化膜を形成する。この５００Åの熱酸化膜はＭＯＳトラ
ンジスタのゲート絶縁膜１２０５となる。次に、多結晶
シリコンを厚さ８０００〜１２０００Åに成長させ、熱
拡散によりリンを多結晶シリコン内に拡散し、Ｎ型の多
結晶シリコンを形成する。次に、異方性エッチングをす
ることにより、前記溝内にのみＮ型の多結晶シリコンを
残し、半導体基板表面のＮ型の多結晶シリコンは除去す
る。前記溝内に残ったＮ型の多結晶シリコンは、ＭＯＳ
トランジスタのゲート電極１２０６となる（図１２
（Ｂ））。
溝を深さ１．１〜１．９μｍ、幅０．５〜１．５μｍで
形成する。この時、溝の各終端部はそれぞれ最外周の溝
１２０９により接続される。次に、１０００℃以上の高
温で酸化を行い、溝の内壁を平滑化した後、酸化によっ
て形成された熱酸化膜を除去する。次に５００Åの熱酸
化膜を形成する。この５００Åの熱酸化膜はＭＯＳトラ
ンジスタのゲート絶縁膜１２０５となる。次に、多結晶
シリコンを厚さ８０００〜１２０００Åに成長させ、熱
拡散によりリンを多結晶シリコン内に拡散し、Ｎ型の多
結晶シリコンを形成する。次に、異方性エッチングをす
ることにより、前記溝内にのみＮ型の多結晶シリコンを
残し、半導体基板表面のＮ型の多結晶シリコンは除去す
る。前記溝内に残ったＮ型の多結晶シリコンは、ＭＯＳ
トランジスタのゲート電極１２０６となる（図１２
（Ｂ））。
【００３３】次に半導体基板の表面（電界緩和領域１２
０２の表面）にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域１２０３の拡散層を電界緩和領域
の上部に接合の深さ１．１〜１．９μｍに形成する。次
にフォトリソグラフィー技術により選択的にＢＦ２をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域１２１０の拡散層をベース領域１２０３内
に接合の深さ１．０〜１．９μｍで形成する。更にフォ
トリソグラフィー技術により選択的にヒ素をイオン注入
し、熱処理することによりソース領域１２０４の拡散層
をベース領域１２０３内に接合の深さ０．３〜０．６μ
ｍで形成する。（図１０（Ｃ））。
０２の表面）にボロンをイオン注入し、熱処理をするこ
とにより、ベース領域１２０３の拡散層を電界緩和領域
の上部に接合の深さ１．１〜１．９μｍに形成する。次
にフォトリソグラフィー技術により選択的にＢＦ２をイ
オン注入し、熱処理をすることにより、バックゲートコ
ンタクト領域１２１０の拡散層をベース領域１２０３内
に接合の深さ１．０〜１．９μｍで形成する。更にフォ
トリソグラフィー技術により選択的にヒ素をイオン注入
し、熱処理することによりソース領域１２０４の拡散層
をベース領域１２０３内に接合の深さ０．３〜０．６μ
ｍで形成する。（図１０（Ｃ））。
【００３４】次に、ＣＶＤによりＰＳＧを厚さ６０００
〜１００００Åに成長させ、フォトリソグラフィー技術
により選択的に異方性エッチングで除去し、半導体基板
のバックゲートコンタクト領域１２１０、ソース領域１
２０４の表面を露出させる。残ったＰＳＧ膜は、ゲート
電極とソース電極との層間絶縁膜１２０７となる（図１
２（Ｄ））。
〜１００００Åに成長させ、フォトリソグラフィー技術
により選択的に異方性エッチングで除去し、半導体基板
のバックゲートコンタクト領域１２１０、ソース領域１
２０４の表面を露出させる。残ったＰＳＧ膜は、ゲート
電極とソース電極との層間絶縁膜１２０７となる（図１
２（Ｄ））。
【００３５】次にソース電極１２０８となるアルミを厚
さ３．０〜５．０μｍにスパッタし、フォトリソグラフ
ィー技術により選択的にＲＩＥを用いた異方性エッチン
グで除去し、ソース電極とゲート電極に分離成する（図
１１）。
さ３．０〜５．０μｍにスパッタし、フォトリソグラフ
ィー技術により選択的にＲＩＥを用いた異方性エッチン
グで除去し、ソース電極とゲート電極に分離成する（図
１１）。
【００３６】このようにして作成されたパワーＭＯＳＦ
ＥＴのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加した場合、ゲート
酸化膜に電圧がかかるが、従来技術によるパワーＭＯＳ
ＦＥＴのような溝終端における「尖り」が無く、さらに
溝内の高温酸化による平滑化のため、セルトランジスタ
素子外周部の溝終端のゲート酸化膜中における電界集中
が発生しないため、ＭＯＳトランジスタのゲート酸化膜
破壊電圧は上昇する。
ＥＴのゲート−ソース間を短絡したトランジスタオフ状
態でドレイン−ソース間に電圧を印加した場合、ゲート
酸化膜に電圧がかかるが、従来技術によるパワーＭＯＳ
ＦＥＴのような溝終端における「尖り」が無く、さらに
溝内の高温酸化による平滑化のため、セルトランジスタ
素子外周部の溝終端のゲート酸化膜中における電界集中
が発生しないため、ＭＯＳトランジスタのゲート酸化膜
破壊電圧は上昇する。
【００３７】
【発明の効果】本発明は、素子最外周の溝終端を溝によ
り接続し、溝終端部の特異構造をなくしているので、溝
よりも深い拡散領域を形成することなく、ドレイン−ソ
ース間耐圧を向上させ、かつ、ゲート絶縁膜の絶縁性を
向上させることができる。
り接続し、溝終端部の特異構造をなくしているので、溝
よりも深い拡散領域を形成することなく、ドレイン−ソ
ース間耐圧を向上させ、かつ、ゲート絶縁膜の絶縁性を
向上させることができる。
【００３８】
【図１】従来のプレーナー型の二重拡散ＭＯＳＦＥＴの
断面図である。
断面図である。
【図２】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの断
面図である。
面図である。
【図３】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの断
面図である。
面図である。
【図４】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの素
子最外周の溝終端形状を示す平面図である。
子最外周の溝終端形状を示す平面図である。
【図５】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの素
子最外周の溝終端形状を示す断面図である。
子最外周の溝終端形状を示す断面図である。
【図６】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの素
子最外周に深いウェルを設けた溝終端形状を示す断面図
である。
子最外周に深いウェルを設けた溝終端形状を示す断面図
である。
【図７】従来のトレンチ型の二重拡散ＭＯＳＦＥＴの素
子最外周の溝終端形状を示す平面図である。
子最外周の溝終端形状を示す平面図である。
【図８】本発明のトレンチ型の二重拡散ＭＯＳＦＥＴの
素子最外周の溝終端形状を示す平面図である。
素子最外周の溝終端形状を示す平面図である。
【図９】本発明のトレンチ型の二重拡散ＭＯＳＦＥＴの
素子最外周の溝終端形状の第１の実施の形態を示す断面
図である。
素子最外周の溝終端形状の第１の実施の形態を示す断面
図である。
【図１０】本発明の第１の実施の形態の工程を示す断面
図である。
図である。
【図１１】本発明のトレンチ型の二重拡散ＭＯＳＦＥＴ
の素子最外周の溝終端形状の第２の実施の形態を示す断
面図である。
の素子最外周の溝終端形状の第２の実施の形態を示す断
面図である。
【図１２】本発明の第２の実施の形態の工程を示す断面
図である。
図である。
１０１、２０１、３０１、９０１、１００１、１１０
１、１２０１ 半導体基板 １０２、２０２、３０２、９０２、１００２、１１０
２、１２０２ 電界緩和領域 １０３、２０３、３０３、５０２、９０２、１００２、
１１０２、１２０２ベース領域 １０４、２０４、３０４、９０４、１００４、１１０
４、１２０４ ソース領域 １０５、２０５、３０５、９０５、１００５、１１０
５、１２０５ ゲート酸化膜 １０６、２０６、３０６、９０６、１００６、１１０
６、１２０６ ゲート電極 １０７、２０７、３０７、９０７、１００７、１１０
７、１２０７ 層間絶縁膜 １０８、２０８、３０８、９０８、１００８、１１０
８、１２０８ ソース電極 ３０９ 拡散領域 ４０１、４０１、５０１ 溝（ゲート電極） ６０２ 深い拡散領域（ウェル） ７０１ 溝 ８０１ 最外周溝 ９０９、１００９、１１０９、１２０９ 最外周溝
（ゲート電極材で充填） ９１０、１０１０、１１１０、１２１０ バックゲー
トコンタクト領域
１、１２０１ 半導体基板 １０２、２０２、３０２、９０２、１００２、１１０
２、１２０２ 電界緩和領域 １０３、２０３、３０３、５０２、９０２、１００２、
１１０２、１２０２ベース領域 １０４、２０４、３０４、９０４、１００４、１１０
４、１２０４ ソース領域 １０５、２０５、３０５、９０５、１００５、１１０
５、１２０５ ゲート酸化膜 １０６、２０６、３０６、９０６、１００６、１１０
６、１２０６ ゲート電極 １０７、２０７、３０７、９０７、１００７、１１０
７、１２０７ 層間絶縁膜 １０８、２０８、３０８、９０８、１００８、１１０
８、１２０８ ソース電極 ３０９ 拡散領域 ４０１、４０１、５０１ 溝（ゲート電極） ６０２ 深い拡散領域（ウェル） ７０１ 溝 ８０１ 最外周溝 ９０９、１００９、１１０９、１２０９ 最外周溝
（ゲート電極材で充填） ９１０、１０１０、１１１０、１２１０ バックゲー
トコンタクト領域
Claims (6)
- 【請求項１】 第１導電型を持つ半導体基板上に第１導
電型の電界緩和領域を備え、前記電界緩和領域の表面か
ら所定の深さに形成された第２導電型のボディ領域と、
前記ボディ領域の表面から選択的に形成された第１導電
型のソース領域と、前記ソース領域の表面から前記基板
の方向に掘られ、前記ソース領域と前記ボディ領域を貫
通し、前記電界緩和領域に達する溝と、前記溝内部に、
溝の内壁面に形成された絶縁膜を介して設けられたゲー
ト電極とを具備する絶縁ゲート型の半導体装置におい
て、前記溝は、溝終端部が互いに連結されることにより
尖端部を有さない溝構造となっていることを特徴とする
半導体装置。 - 【請求項２】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 前記溝は、前記ソース領域を含む表面に
複数本掘られており、かつ各溝の終端部は、最外周に配
置された溝によって互いに接続されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 前記溝は、前記ソース領域を含む表面に
メッシュ状に掘られており、かつ各溝の終端部は、最外
周に配置された溝によって互いに接続されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記溝の内壁面及び底面には、酸化によ
る平滑化処理が施されていることを特徴とする請求項１
記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269202A JPH1197689A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置 |
| CN98119811A CN1211826A (zh) | 1997-09-17 | 1998-09-14 | 半导体器件 |
| KR1019980038391A KR19990029884A (ko) | 1997-09-17 | 1998-09-17 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269202A JPH1197689A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197689A true JPH1197689A (ja) | 1999-04-09 |
Family
ID=17469104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9269202A Pending JPH1197689A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1197689A (ja) |
| KR (1) | KR19990029884A (ja) |
| CN (1) | CN1211826A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168324A (ja) * | 1999-12-06 | 2001-06-22 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JP2001332727A (ja) * | 2000-05-24 | 2001-11-30 | Fuji Electric Co Ltd | トレンチゲート型半導体装置 |
| JP2002026324A (ja) * | 2000-04-04 | 2002-01-25 | Internatl Rectifier Corp | 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 |
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| JP2009505433A (ja) * | 2005-08-17 | 2009-02-05 | インターナショナル レクティファイアー コーポレイション | ゲートトレンチで相互接続されたパワー半導体デバイス |
| US7586151B2 (en) | 2004-05-12 | 2009-09-08 | Toyota Jidosha Kabushiki Kaisha | Insulated gate semiconductor device |
| JP2011061677A (ja) * | 2009-09-14 | 2011-03-24 | Fujikura Ltd | 漏洩同軸ケーブル及びその製造方法 |
| JP2012190853A (ja) * | 2011-03-08 | 2012-10-04 | Sanken Electric Co Ltd | パワー半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
| JP4324218B2 (ja) * | 2006-12-08 | 2009-09-02 | シャープ株式会社 | 高耐圧ｍｏｓｆｅｔを備えた半導体装置及びその製造方法 |
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| JPH01192174A (ja) * | 1988-01-27 | 1989-08-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH08298322A (ja) * | 1995-04-27 | 1996-11-12 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH09102607A (ja) * | 1995-06-02 | 1997-04-15 | Siliconix Inc | トレンチゲートパワーｍｏｓｆｅｔ |
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1997
- 1997-09-17 JP JP9269202A patent/JPH1197689A/ja active Pending
-
1998
- 1998-09-14 CN CN98119811A patent/CN1211826A/zh active Pending
- 1998-09-17 KR KR1019980038391A patent/KR19990029884A/ko not_active Application Discontinuation
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| JP2007067249A (ja) * | 2005-09-01 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2011061677A (ja) * | 2009-09-14 | 2011-03-24 | Fujikura Ltd | 漏洩同軸ケーブル及びその製造方法 |
| JP2012190853A (ja) * | 2011-03-08 | 2012-10-04 | Sanken Electric Co Ltd | パワー半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1211826A (zh) | 1999-03-24 |
| KR19990029884A (ko) | 1999-04-26 |
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