JPH08139319A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims description 22
- 230000005684 electric field Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 74
- 230000015556 catabolic process Effects 0.000 description 47
- 239000000758 substrate Substances 0.000 description 19
- 108091006146 Channels Proteins 0.000 description 16
- 238000000034 method Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 従来よりオン電圧を低減し得ることが可能な
半導体装置およびその製造方法を提供する。 【構成】 ゲート電極１４を、ｐ型ベース層１１を覆う
領域の平面積よりもｎ型ベース層１を覆う領域の平面積
の方が多くなるように形成する。
半導体装置およびその製造方法を提供する。 【構成】 ゲート電極１４を、ｐ型ベース層１１を覆う
領域の平面積よりもｎ型ベース層１を覆う領域の平面積
の方が多くなるように形成する。
Description
【０００１】
【産業上の利用分野】この発明は、一般的に半導体装置
に関し、より特定的には、絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transisto
r)）に関するものである。
に関し、より特定的には、絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transisto
r)）に関するものである。
【０００２】
【従来の技術】高耐圧特性および大電流特性を有する電
力用素子に、その駆動回路や保護回路を一体的に集積し
て形成された電力用ＩＣは、今後の電力素子の主流にな
ると考えられる。このような電力用素子におけるゲート
の駆動方法として、絶縁ゲート電極（ＭＯＳゲート）を
用いた電圧制御型を用いるのが好ましい。なぜならば、
電圧制御型は、電流駆動型に比べて省電流でのゲート駆
動が可能だからである。
力用素子に、その駆動回路や保護回路を一体的に集積し
て形成された電力用ＩＣは、今後の電力素子の主流にな
ると考えられる。このような電力用素子におけるゲート
の駆動方法として、絶縁ゲート電極（ＭＯＳゲート）を
用いた電圧制御型を用いるのが好ましい。なぜならば、
電圧制御型は、電流駆動型に比べて省電流でのゲート駆
動が可能だからである。
【０００３】１つの半導体基板上に複数個の半導体素子
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むＩＣはパワーＩＣと呼ばれている。この高耐圧素子と
して一般的に用いられるＭＯＳゲートを含むもの（パワ
ーＭＯＳＦＥＴ、ＩＧＢＴなど）は通常ＤＳＡ(Diffusi
on Self Alignment)法を用いてそのチャネル部を形成す
る。このＤＳＡ法では、ソース拡散層とそのソース拡散
層とは反対の極性を有するチャネル拡散層とを、同一の
ポリシリコンゲート電極の一方の端面を拡散窓として形
成する。
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むＩＣはパワーＩＣと呼ばれている。この高耐圧素子と
して一般的に用いられるＭＯＳゲートを含むもの（パワ
ーＭＯＳＦＥＴ、ＩＧＢＴなど）は通常ＤＳＡ(Diffusi
on Self Alignment)法を用いてそのチャネル部を形成す
る。このＤＳＡ法では、ソース拡散層とそのソース拡散
層とは反対の極性を有するチャネル拡散層とを、同一の
ポリシリコンゲート電極の一方の端面を拡散窓として形
成する。
【０００４】図１９は、従来のＤＳＡ法によって製造し
た横型ＩＧＢＴを示した断面図である。図１９を参照し
て、従来の横型ＩＧＢＴでは、ｎ型ベース層を構成する
高抵抗ｎ型基板１の主表面の所定領域にｐ型ベース層３
が形成されている。ｐ型ベース層３の主表面の所定領域
にはｎ型エミッタ層５が形成されている。ｐ型ベース層
３の、ｎ型エミッタ層５とｎ型ベース層１との間に位置
する領域上と、ｎ型ベース層１の主表面上の所定領域と
にはゲート絶縁膜２ａを介してゲート電極２が形成され
ている。ｎ型ベース層１の主表面の上記したｐ型ベース
層３と所定の間隔を隔てた領域にはｐ型コレクタ層４が
形成されている。ｎ型エミッタ層５上、ゲート電極２上
およびｐ型コレクタ層４上には、それぞれエミッタ電極
１８、ゲートコンタクト電極１９およびコレクタ電極２
０が接触するように形成されている。
た横型ＩＧＢＴを示した断面図である。図１９を参照し
て、従来の横型ＩＧＢＴでは、ｎ型ベース層を構成する
高抵抗ｎ型基板１の主表面の所定領域にｐ型ベース層３
が形成されている。ｐ型ベース層３の主表面の所定領域
にはｎ型エミッタ層５が形成されている。ｐ型ベース層
３の、ｎ型エミッタ層５とｎ型ベース層１との間に位置
する領域上と、ｎ型ベース層１の主表面上の所定領域と
にはゲート絶縁膜２ａを介してゲート電極２が形成され
ている。ｎ型ベース層１の主表面の上記したｐ型ベース
層３と所定の間隔を隔てた領域にはｐ型コレクタ層４が
形成されている。ｎ型エミッタ層５上、ゲート電極２上
およびｐ型コレクタ層４上には、それぞれエミッタ電極
１８、ゲートコンタクト電極１９およびコレクタ電極２
０が接触するように形成されている。
【０００５】図１９に示した横型ＩＧＢＴのｐ型ベース
層３、ｎ型エミッタ層５およびｐ型コレクタ層４の製造
プロセスとしては、まずゲート電極２をマスクとして図
中のＡの位置より左側からｎ型ベース層１中に不純物を
拡散させることによってｐ型ベース層３を形成する。ま
た、ｐ型ベース層３から所定の間隔を隔てたｎ型ベース
層１の主表面の領域に不純物を拡散させることによって
ｐ型コレクタ層４を形成する。次に、ｐ型拡散層３の形
成時と同様に、ゲート電極２をマスクとしてＡの位置よ
り左側からｎ型の不純物を拡散させることによってｎ型
エミッタ層５を形成する。
層３、ｎ型エミッタ層５およびｐ型コレクタ層４の製造
プロセスとしては、まずゲート電極２をマスクとして図
中のＡの位置より左側からｎ型ベース層１中に不純物を
拡散させることによってｐ型ベース層３を形成する。ま
た、ｐ型ベース層３から所定の間隔を隔てたｎ型ベース
層１の主表面の領域に不純物を拡散させることによって
ｐ型コレクタ層４を形成する。次に、ｐ型拡散層３の形
成時と同様に、ゲート電極２をマスクとしてＡの位置よ
り左側からｎ型の不純物を拡散させることによってｎ型
エミッタ層５を形成する。
【０００６】
【発明が解決しようとする課題】図１９に示した従来の
横型ＩＧＢＴでは、ゲート電極２にｎ型エミッタ層５の
電位に対して正の電圧を印加すると、ゲート電極２下に
位置するｐ型ベース層３の主表面にｎ型のチャネルが形
成される。これにより、ｎ型ベース層１を通ってｐ型コ
レクタ層４に電子が流れ込む。その際に、電荷中性条件
を満たすように、ｐ型コレクタ層４からｎ型ベース層１
に正孔が注入される。これにより、導電率変調が生じ、
その結果、オン電圧がパワーＭＯＳＦＥＴに比べて低く
なる。スイッチングロスはオン電圧とターンオフ時間と
の積であるため、消費電力を下げるためにはオン電圧は
低く、ターンオフ時間は短くする必要がある。従来のＩ
ＧＢＴではパワーＭＯＳＦＥＴと比べるとオン電圧を低
くすることができる。しかしながら、ＩＧＢＴとしてオ
ン電圧をさらに低くすることは困難であった。
横型ＩＧＢＴでは、ゲート電極２にｎ型エミッタ層５の
電位に対して正の電圧を印加すると、ゲート電極２下に
位置するｐ型ベース層３の主表面にｎ型のチャネルが形
成される。これにより、ｎ型ベース層１を通ってｐ型コ
レクタ層４に電子が流れ込む。その際に、電荷中性条件
を満たすように、ｐ型コレクタ層４からｎ型ベース層１
に正孔が注入される。これにより、導電率変調が生じ、
その結果、オン電圧がパワーＭＯＳＦＥＴに比べて低く
なる。スイッチングロスはオン電圧とターンオフ時間と
の積であるため、消費電力を下げるためにはオン電圧は
低く、ターンオフ時間は短くする必要がある。従来のＩ
ＧＢＴではパワーＭＯＳＦＥＴと比べるとオン電圧を低
くすることができる。しかしながら、ＩＧＢＴとしてオ
ン電圧をさらに低くすることは困難であった。
【０００７】また、従来のパワーＩＣでは、同一の半導
体基板上に高耐圧素子であるＩＧＢＴとロジック回路を
形成するためのＣＭＯＳなどの低耐圧素子とを形成する
必要がある。図２０は、従来のｎ型チャネルＭＯＳＦＥ
Ｔの断面図である。図２０を参照して、このＭＯＳＦＥ
Ｔでは、ｎ型半導体基板１の主表面の所定領域にｐ型ウ
ェル拡散層６が形成されている。ｐ型ウェル拡散層６の
主表面の所定領域に所定の間隔を隔ててチャネル領域を
挟むようにソース／ドレイン領域となるｎ型拡散層８お
よび９が形成されている。チャネル領域上にはゲート絶
縁膜７ａを介してゲート電極７が形成されている。ｎ型
拡散層８、ゲート電極７およびｎ型拡散層９上にはそれ
ぞれソース電極１０１、ゲートコンタクト電極１０２お
よびドレイン電極１０３が形成されている。
体基板上に高耐圧素子であるＩＧＢＴとロジック回路を
形成するためのＣＭＯＳなどの低耐圧素子とを形成する
必要がある。図２０は、従来のｎ型チャネルＭＯＳＦＥ
Ｔの断面図である。図２０を参照して、このＭＯＳＦＥ
Ｔでは、ｎ型半導体基板１の主表面の所定領域にｐ型ウ
ェル拡散層６が形成されている。ｐ型ウェル拡散層６の
主表面の所定領域に所定の間隔を隔ててチャネル領域を
挟むようにソース／ドレイン領域となるｎ型拡散層８お
よび９が形成されている。チャネル領域上にはゲート絶
縁膜７ａを介してゲート電極７が形成されている。ｎ型
拡散層８、ゲート電極７およびｎ型拡散層９上にはそれ
ぞれソース電極１０１、ゲートコンタクト電極１０２お
よびドレイン電極１０３が形成されている。
【０００８】図２０に示した低耐圧素子であるｎ型チャ
ネルＭＯＳＦＥＴと図１９に示した高耐圧素子であるＩ
ＧＢＴとが同一基板上に形成される場合の従来のｎ型チ
ャネルＭＯＳＦＥＴの製造プロセスを説明する。まず、
高耐圧素子と同一の高抵抗のｎ型半導体基板１の主表面
の所定領域にｐ型ウェル拡散層６を形成する。そしてｐ
型ウェル拡散層６の主表面の所定領域にゲート絶縁膜７
ａを介してゲート電極７を形成する。その後、そのゲー
ト電極７をマスクとしてｐ型ウェル拡散層６にｎ型の不
純物をイオン注入することによってソース／ドレイン領
域となるｎ型拡散層８および９を形成する。そして、ｎ
型拡散層８、ゲート電極７およびｎ型拡散層９上にそれ
ぞれソース電極１０１、ゲートコンタクト電極１０２お
よびドレイン電極１０３を形成する。これにより、図２
０に示すような低耐圧のｎ型チャネルＭＯＳＦＥＴが形
成されていた。
ネルＭＯＳＦＥＴと図１９に示した高耐圧素子であるＩ
ＧＢＴとが同一基板上に形成される場合の従来のｎ型チ
ャネルＭＯＳＦＥＴの製造プロセスを説明する。まず、
高耐圧素子と同一の高抵抗のｎ型半導体基板１の主表面
の所定領域にｐ型ウェル拡散層６を形成する。そしてｐ
型ウェル拡散層６の主表面の所定領域にゲート絶縁膜７
ａを介してゲート電極７を形成する。その後、そのゲー
ト電極７をマスクとしてｐ型ウェル拡散層６にｎ型の不
純物をイオン注入することによってソース／ドレイン領
域となるｎ型拡散層８および９を形成する。そして、ｎ
型拡散層８、ゲート電極７およびｎ型拡散層９上にそれ
ぞれソース電極１０１、ゲートコンタクト電極１０２お
よびドレイン電極１０３を形成する。これにより、図２
０に示すような低耐圧のｎ型チャネルＭＯＳＦＥＴが形
成されていた。
【０００９】しかしながら、図１９および図２０に示し
た構造を同一基板上に形成する場合、図１９に示した高
耐圧素子（ＩＧＢＴ）のｐ型ベース層３と図２０に示し
た低耐圧素子（ＭＯＳＦＥＴ）のｐ型ウェル拡散層６と
は、ともにチャネル部を形成するための拡散層である。
しかし、高耐圧素子のｐ型チャネル部はｐ型ベース層３
の横方向拡散領域を利用しているのに対して、低耐圧素
子のｐ型チャネル部はｐ型ウェル拡散層６の縦方向拡散
領域を利用している。このため、低耐圧素子のチャネル
領域と高耐圧素子のチャネル領域とを同じ不純物濃度に
形成するためには、ｐ型ベース層３の形成時の不純物拡
散量とｐ型ウェル拡散層６の形成時の不純物拡散量とを
異ならせる必要がある。このため、従来ではｐ型ベース
層３とｐ型ウェル拡散層６とを同一工程で形成すること
は困難であった。
た構造を同一基板上に形成する場合、図１９に示した高
耐圧素子（ＩＧＢＴ）のｐ型ベース層３と図２０に示し
た低耐圧素子（ＭＯＳＦＥＴ）のｐ型ウェル拡散層６と
は、ともにチャネル部を形成するための拡散層である。
しかし、高耐圧素子のｐ型チャネル部はｐ型ベース層３
の横方向拡散領域を利用しているのに対して、低耐圧素
子のｐ型チャネル部はｐ型ウェル拡散層６の縦方向拡散
領域を利用している。このため、低耐圧素子のチャネル
領域と高耐圧素子のチャネル領域とを同じ不純物濃度に
形成するためには、ｐ型ベース層３の形成時の不純物拡
散量とｐ型ウェル拡散層６の形成時の不純物拡散量とを
異ならせる必要がある。このため、従来ではｐ型ベース
層３とｐ型ウェル拡散層６とを同一工程で形成すること
は困難であった。
【００１０】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜７に記載の発明の目
的は、オン電圧を従来より低くすることが可能な半導体
装置を提供することである。
ためになされたもので、請求項１〜７に記載の発明の目
的は、オン電圧を従来より低くすることが可能な半導体
装置を提供することである。
【００１１】請求項８に記載の発明の目的は、低耐圧素
子と高耐圧素子とが同一基板上に形成される半導体装置
において高耐圧素子のオン電圧を従来より低くした半導
体装置を製造プロセスを複雑化させることなく容易に製
造することである。
子と高耐圧素子とが同一基板上に形成される半導体装置
において高耐圧素子のオン電圧を従来より低くした半導
体装置を製造プロセスを複雑化させることなく容易に製
造することである。
【００１２】
【課題を解決するための手段】請求項１〜４における半
導体装置では、第１導電型の第１のベース層と、第２導
電型の第２のベース層と、第１導電型のエミッタ層と、
第２導電型のコレクタ層と、絶縁膜と、ゲート電極とを
備えている。第２のベース層は、第１のベース層の主表
面の所定領域に形成されている。エミッタ層は、第２の
ベース層の主表面の所定領域に形成されている。コレク
タ層は、第１のベース層の主表面の第２のベース層と所
定の間隔を隔てた領域に形成されている。絶縁膜は、第
１のベース層の主表面上の第２のベース層とコレクタ層
との間の領域に形成されている。ゲート電極は、第２の
ベース層の、エミッタ層と第１のベース層との間に位置
する領域上と、第１のベース層の、第２のベース層とコ
レクタ層との間に位置する領域上の所定部分とにゲート
絶縁膜を介して形成されている。またゲート電極は、第
２のベース層を覆う領域の平面積よりも第１のベース層
を覆う領域の平面積の方が多いとともに、絶縁膜の上部
表面上にまで延びるように形成されている。なお、好ま
しくは、上記した第１のベース層の、第２のベース層と
絶縁膜との間に位置する絶縁膜近傍の領域に、ゲート絶
縁膜に高電界が加わるのを防止するための第２導電型の
シールド層を形成するようにしてもよい。
導体装置では、第１導電型の第１のベース層と、第２導
電型の第２のベース層と、第１導電型のエミッタ層と、
第２導電型のコレクタ層と、絶縁膜と、ゲート電極とを
備えている。第２のベース層は、第１のベース層の主表
面の所定領域に形成されている。エミッタ層は、第２の
ベース層の主表面の所定領域に形成されている。コレク
タ層は、第１のベース層の主表面の第２のベース層と所
定の間隔を隔てた領域に形成されている。絶縁膜は、第
１のベース層の主表面上の第２のベース層とコレクタ層
との間の領域に形成されている。ゲート電極は、第２の
ベース層の、エミッタ層と第１のベース層との間に位置
する領域上と、第１のベース層の、第２のベース層とコ
レクタ層との間に位置する領域上の所定部分とにゲート
絶縁膜を介して形成されている。またゲート電極は、第
２のベース層を覆う領域の平面積よりも第１のベース層
を覆う領域の平面積の方が多いとともに、絶縁膜の上部
表面上にまで延びるように形成されている。なお、好ま
しくは、上記した第１のベース層の、第２のベース層と
絶縁膜との間に位置する絶縁膜近傍の領域に、ゲート絶
縁膜に高電界が加わるのを防止するための第２導電型の
シールド層を形成するようにしてもよい。
【００１３】請求項５における半導体装置では、第１導
電型の第１のベース層と、第２導電型の第２のベース層
と、第１導電型のエミッタ層と、第２導電型のコレクタ
層と、絶縁膜と、第２導電型のシールド層と、ゲート電
極とを備えている。シールド層は、第１のベース層の第
２のベース層と絶縁膜との間の絶縁膜近傍の領域に形成
されている。ゲート電極は、第２のベース層のエミッタ
層と第１のベース層との間に位置する領域上と第１のベ
ース層の第２のベース層とシールド層との間に位置する
領域上とにゲート絶縁膜を介して形成されている。また
ゲート電極は、第２のベース層を覆う領域の平面積より
も第１のベース層を覆う領域の平面積の方が多くなるよ
うに形成されている。また、好ましくは、上記したシー
ルド層上にシールド電極を形成するとともにエミッタ層
上にもエミッタ電極を形成し、そのシールド電極とエミ
ッタ電極とを配線層によって短絡するようにしてもよ
い。
電型の第１のベース層と、第２導電型の第２のベース層
と、第１導電型のエミッタ層と、第２導電型のコレクタ
層と、絶縁膜と、第２導電型のシールド層と、ゲート電
極とを備えている。シールド層は、第１のベース層の第
２のベース層と絶縁膜との間の絶縁膜近傍の領域に形成
されている。ゲート電極は、第２のベース層のエミッタ
層と第１のベース層との間に位置する領域上と第１のベ
ース層の第２のベース層とシールド層との間に位置する
領域上とにゲート絶縁膜を介して形成されている。また
ゲート電極は、第２のベース層を覆う領域の平面積より
も第１のベース層を覆う領域の平面積の方が多くなるよ
うに形成されている。また、好ましくは、上記したシー
ルド層上にシールド電極を形成するとともにエミッタ層
上にもエミッタ電極を形成し、そのシールド電極とエミ
ッタ電極とを配線層によって短絡するようにしてもよ
い。
【００１４】請求項７における半導体装置では、第１導
電型の第１のベース層と、第２導電型の第２のベース層
と、第１導電型の第１のエミッタ層と、第２導電型のコ
レクタ層と、第２導電型のシールド層と、第１導電型の
第２のエミッタ層と、ゲート電極とを備えている。第１
のエミッタ層は、第２のベース層の主表面の所定領域に
形成されている。コレクタ層は、第１のベース層の主表
面の、上記第２のベース層と所定の間隔を隔てた領域に
形成されている。シールド層は、第１のベース層の主表
面の第２のベース層と所定の間隔を隔てた領域に形成さ
れている。第２のエミッタ層は、第１のベース層の第２
のベース層とシールド層との間に位置する領域に形成さ
れている。ゲート電極は第１および第２のベース層上の
第１のエミッタ層と第２のエミッタ層との間に位置する
領域にゲート絶縁膜を介して形成されている。またゲー
ト電極は、第２のベース層を覆う領域の平面積よりも第
１のベース層を覆う領域の平面積の方が多くなるように
形成されている。
電型の第１のベース層と、第２導電型の第２のベース層
と、第１導電型の第１のエミッタ層と、第２導電型のコ
レクタ層と、第２導電型のシールド層と、第１導電型の
第２のエミッタ層と、ゲート電極とを備えている。第１
のエミッタ層は、第２のベース層の主表面の所定領域に
形成されている。コレクタ層は、第１のベース層の主表
面の、上記第２のベース層と所定の間隔を隔てた領域に
形成されている。シールド層は、第１のベース層の主表
面の第２のベース層と所定の間隔を隔てた領域に形成さ
れている。第２のエミッタ層は、第１のベース層の第２
のベース層とシールド層との間に位置する領域に形成さ
れている。ゲート電極は第１および第２のベース層上の
第１のエミッタ層と第２のエミッタ層との間に位置する
領域にゲート絶縁膜を介して形成されている。またゲー
ト電極は、第２のベース層を覆う領域の平面積よりも第
１のベース層を覆う領域の平面積の方が多くなるように
形成されている。
【００１５】請求項８における半導体装置の製造方法で
は、第１導電型の第１のベース層の主表面の所定領域
に、第１のベース層の主表面の所定の位置を基準として
不純物を拡散させることによって第２導電型の第２のベ
ース層を形成する。その第２のベース層の形成後に、第
１のベース層の所定の位置よりもエミッタ形成領域側に
その第１の側端部が位置するとともに第１のベース層を
覆う領域の平面積の方が第２のベース層を覆う領域の平
面積よりも大きくなるように第１および第２のベース層
の主表面上にゲート電極を形成する。ゲート電極の第１
の側端部を基準として第２のベース層に不純物を拡散さ
せることによって上記した所定の位置よりもゲート電極
の第１の側端部側にその側端面が位置するように第１導
電型のエミッタ層を形成する。
は、第１導電型の第１のベース層の主表面の所定領域
に、第１のベース層の主表面の所定の位置を基準として
不純物を拡散させることによって第２導電型の第２のベ
ース層を形成する。その第２のベース層の形成後に、第
１のベース層の所定の位置よりもエミッタ形成領域側に
その第１の側端部が位置するとともに第１のベース層を
覆う領域の平面積の方が第２のベース層を覆う領域の平
面積よりも大きくなるように第１および第２のベース層
の主表面上にゲート電極を形成する。ゲート電極の第１
の側端部を基準として第２のベース層に不純物を拡散さ
せることによって上記した所定の位置よりもゲート電極
の第１の側端部側にその側端面が位置するように第１導
電型のエミッタ層を形成する。
【００１６】
【作用】請求項１〜４に係る半導体装置では、ゲート電
極が第２のベース層を覆う領域の平面積よりも第１のベ
ース層を覆う領域の平面積の方が多くなるように形成さ
れているので、従来に比べてオン電圧が低くなる。ま
た、上記した第２のベース層と絶縁膜との間の絶縁膜近
傍の領域にシールド層を形成すれば、ゲート絶縁膜に高
電界が加わるのが防止される。
極が第２のベース層を覆う領域の平面積よりも第１のベ
ース層を覆う領域の平面積の方が多くなるように形成さ
れているので、従来に比べてオン電圧が低くなる。ま
た、上記した第２のベース層と絶縁膜との間の絶縁膜近
傍の領域にシールド層を形成すれば、ゲート絶縁膜に高
電界が加わるのが防止される。
【００１７】請求項５に係る半導体装置では、ゲート電
極が第２のベース層を覆う領域の平面積よりも第１のベ
ース層を覆う領域の平面積の方が多くなるように形成さ
れているので、従来に比べてオン電圧が低くなる。ま
た、第１のベース層の第２のベース層と絶縁膜との間の
絶縁膜近傍の領域にシールド層が形成されているので、
ゲート絶縁膜に高電界が加わるのが防止される。また、
シールド層上にシールド電極を形成するとともにエミッ
タ層上にエミッタ電極を形成し、そのシールド電極とエ
ミッタ電極とを配線層によって短絡するようにすれば、
シールド層によってゲート絶縁膜が保護されるととも
に、シールド層がターンオフ時の正孔電流の吸出し口と
して働く。これにより、正孔電流の一部がシールド層を
介して直接エミッタ電極に流れるのでラッチアップしに
くくなる。
極が第２のベース層を覆う領域の平面積よりも第１のベ
ース層を覆う領域の平面積の方が多くなるように形成さ
れているので、従来に比べてオン電圧が低くなる。ま
た、第１のベース層の第２のベース層と絶縁膜との間の
絶縁膜近傍の領域にシールド層が形成されているので、
ゲート絶縁膜に高電界が加わるのが防止される。また、
シールド層上にシールド電極を形成するとともにエミッ
タ層上にエミッタ電極を形成し、そのシールド電極とエ
ミッタ電極とを配線層によって短絡するようにすれば、
シールド層によってゲート絶縁膜が保護されるととも
に、シールド層がターンオフ時の正孔電流の吸出し口と
して働く。これにより、正孔電流の一部がシールド層を
介して直接エミッタ電極に流れるのでラッチアップしに
くくなる。
【００１８】請求項７に係る半導体装置では、第２のベ
ース層の主表面の所定領域に第１導電型の第１のエミッ
タ層が形成されるとともに、第１のベース層の第２のベ
ース層とシールド層との間に位置する領域に第１導電型
の第２のエミッタ層が形成されるので、その第２のエミ
ッタ層によってエミッタの注入効率が増加される。これ
により従来に比べてオン電圧が下がる。さらに、ゲート
電極は第２のベース層を覆う領域の平面積よりも第１の
ベース層を覆う領域の平面積の方が多くなるように形成
されているのでこれによってもオン電圧が下がる。
ース層の主表面の所定領域に第１導電型の第１のエミッ
タ層が形成されるとともに、第１のベース層の第２のベ
ース層とシールド層との間に位置する領域に第１導電型
の第２のエミッタ層が形成されるので、その第２のエミ
ッタ層によってエミッタの注入効率が増加される。これ
により従来に比べてオン電圧が下がる。さらに、ゲート
電極は第２のベース層を覆う領域の平面積よりも第１の
ベース層を覆う領域の平面積の方が多くなるように形成
されているのでこれによってもオン電圧が下がる。
【００１９】請求項８に係る半導体装置の製造方法で
は、第１のベース層の主表面の所定の位置を基準として
不純物を拡散させることによって第２のベース層が形成
され、その第２のベース層の形成後に第１のベース層の
上記所定の位置よりもエミッタ形成領域側にゲート電極
の第１の側端部が位置するようにゲート電極が形成さ
れ、そのゲート電極の第１の側端部を基準として第２の
ベース層に不純物を拡散させることによって上記した所
定の位置よりもゲート電極の第１の側端部側にその側端
面が位置するようにエミッタ層が形成されるので、エミ
ッタ層と第１のベース層との間に位置する第２のベース
層の主表面に形成されるチャネル領域は第２のベース層
の縦方向拡散領域によってその一部が形成される。この
場合、そのチャネル領域のしきい値電圧は不純物濃度の
高い縦方向拡散領域によって決定される。それにより、
上記のような高耐圧素子とＭＯＳトランジスタなどの低
耐圧素子とが同一基板上に形成される場合にその低耐圧
素子のしきい値電圧を縦方向拡散領域によって規定する
ウェル領域と上記した第２のベース層とを同一工程で形
成することが可能となる。これにより製造プロセスが簡
略化される。また、ゲート電極が第１のベース層を覆う
領域の平面積の方が第２のベース層を覆う領域の平面積
よりも大きくなるように形成されるので、オン電圧の低
い半導体装置が容易に製造される。
は、第１のベース層の主表面の所定の位置を基準として
不純物を拡散させることによって第２のベース層が形成
され、その第２のベース層の形成後に第１のベース層の
上記所定の位置よりもエミッタ形成領域側にゲート電極
の第１の側端部が位置するようにゲート電極が形成さ
れ、そのゲート電極の第１の側端部を基準として第２の
ベース層に不純物を拡散させることによって上記した所
定の位置よりもゲート電極の第１の側端部側にその側端
面が位置するようにエミッタ層が形成されるので、エミ
ッタ層と第１のベース層との間に位置する第２のベース
層の主表面に形成されるチャネル領域は第２のベース層
の縦方向拡散領域によってその一部が形成される。この
場合、そのチャネル領域のしきい値電圧は不純物濃度の
高い縦方向拡散領域によって決定される。それにより、
上記のような高耐圧素子とＭＯＳトランジスタなどの低
耐圧素子とが同一基板上に形成される場合にその低耐圧
素子のしきい値電圧を縦方向拡散領域によって規定する
ウェル領域と上記した第２のベース層とを同一工程で形
成することが可能となる。これにより製造プロセスが簡
略化される。また、ゲート電極が第１のベース層を覆う
領域の平面積の方が第２のベース層を覆う領域の平面積
よりも大きくなるように形成されるので、オン電圧の低
い半導体装置が容易に製造される。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２１】図１は、本発明の第１実施例による半導体
装置を示した断面図である。図１を参照して、この第１
実施例の半導体装置では、ｎ型の高抵抗半導体基板から
なるｎ型ベース層１の主表面の所定領域にｐ型ベース層
１１が形成されている。ｐ型ベース層１１の主表面の所
定領域にはｎ型エミッタ層１５が形成されている。ｎ型
エミッタ層１５に隣接するようにｐ型ベース層１１の主
表面にｐ+ 層１６が形成されている。また、ｎ型ベース
層１の主表面のｐ型ベース層１１から所定の間隔を隔て
た領域にはｐ型コレクタ層１７が形成されている。
装置を示した断面図である。図１を参照して、この第１
実施例の半導体装置では、ｎ型の高抵抗半導体基板から
なるｎ型ベース層１の主表面の所定領域にｐ型ベース層
１１が形成されている。ｐ型ベース層１１の主表面の所
定領域にはｎ型エミッタ層１５が形成されている。ｎ型
エミッタ層１５に隣接するようにｐ型ベース層１１の主
表面にｐ+ 層１６が形成されている。また、ｎ型ベース
層１の主表面のｐ型ベース層１１から所定の間隔を隔て
た領域にはｐ型コレクタ層１７が形成されている。
【００２２】ｐ型ベース層１１とｐ型コレクタ層１７と
の間に位置するｎ型ベース層１の主表面の所定領域には
素子分離のためのフィールド酸化膜１２が形成されてい
る。フィールド酸化膜１２とエミッタ層１５との間に位
置するｐ型ベース層１１およびｎ型ベース層１の主表面
上にはゲート絶縁膜１３を介してゲート電極１４が形成
されている。またそのゲート電極１４はフィールド酸化
膜１２の上部表面上にも延びて形成されている。
の間に位置するｎ型ベース層１の主表面の所定領域には
素子分離のためのフィールド酸化膜１２が形成されてい
る。フィールド酸化膜１２とエミッタ層１５との間に位
置するｐ型ベース層１１およびｎ型ベース層１の主表面
上にはゲート絶縁膜１３を介してゲート電極１４が形成
されている。またそのゲート電極１４はフィールド酸化
膜１２の上部表面上にも延びて形成されている。
【００２３】ここで、この第１実施例では、ゲート電極
１４は、ｎ型エミッタ層１５とｎ型ベース層１との間に
位置するｐ型ベース層１１を覆う領域の平面積よりも、
ｐ型ベース層１１とフィールド酸化膜１２との間に位置
するｎ型ベース層１の主表面を覆う領域の平面積の方が
大きくなるように形成されている。これにより、従来に
比べてオン電圧を低くすることができる。その理由につ
いて以下に説明する。
１４は、ｎ型エミッタ層１５とｎ型ベース層１との間に
位置するｐ型ベース層１１を覆う領域の平面積よりも、
ｐ型ベース層１１とフィールド酸化膜１２との間に位置
するｎ型ベース層１の主表面を覆う領域の平面積の方が
大きくなるように形成されている。これにより、従来に
比べてオン電圧を低くすることができる。その理由につ
いて以下に説明する。
【００２４】図２は、図１に示した第１実施例の横型Ｉ
ＧＢＴのオン状態を示した断面図であり、図３は図１に
示した横型ＩＧＢＴのオン状態と等価なカソードショー
トダイオードを示した概略図である。まず、図１に示し
た横型ＩＧＢＴでは、ゲート電極１４とｎ型ベース層１
とのオーバラップ領域を多くすることによって、ゲート
容量は増加する。しかし、図２に示すように、オン状態
では、ＩＧＢＴはｐ型ベース層１１の表面がｎ型に反転
する。これにより、ゲート電極１４とオーバラップして
いるｎ型ベース層１の表面がｎ型蓄積層になる。そのｎ
型蓄積層の部分をＷｎとし、ｎ型ベース層１とｐ型ベー
ス層１１との接合部分をＷｐとすれば、図３に示すよう
なカソードショートダイオードと等価であると考えられ
る。
ＧＢＴのオン状態を示した断面図であり、図３は図１に
示した横型ＩＧＢＴのオン状態と等価なカソードショー
トダイオードを示した概略図である。まず、図１に示し
た横型ＩＧＢＴでは、ゲート電極１４とｎ型ベース層１
とのオーバラップ領域を多くすることによって、ゲート
容量は増加する。しかし、図２に示すように、オン状態
では、ＩＧＢＴはｐ型ベース層１１の表面がｎ型に反転
する。これにより、ゲート電極１４とオーバラップして
いるｎ型ベース層１の表面がｎ型蓄積層になる。そのｎ
型蓄積層の部分をＷｎとし、ｎ型ベース層１とｐ型ベー
ス層１１との接合部分をＷｐとすれば、図３に示すよう
なカソードショートダイオードと等価であると考えられ
る。
【００２５】図３を参照して、ＩＧＢＴのエミッタ側が
カソードショートダイオードのカソード、ＩＧＢＴのコ
レクタ側がカソードショートダイオードのアノードに対
応する。カソードショートダイオードの順方向電圧は、
カソードショート率（Ｗｎ／（Ｗｎ＋Ｗｐ））が大きい
ほど低い。ここで、Ｗｎはｎ型拡散層幅であり、Ｗｐは
ｐ型拡散層幅である。したがって、ゲート電極１４とｎ
型ベース層１とのオーバラップ領域の幅（Ｗｎ）を多く
することによって、カソードショート率を増加させるこ
とができる。これにより、オン電圧を従来より低くする
ことができる。
カソードショートダイオードのカソード、ＩＧＢＴのコ
レクタ側がカソードショートダイオードのアノードに対
応する。カソードショートダイオードの順方向電圧は、
カソードショート率（Ｗｎ／（Ｗｎ＋Ｗｐ））が大きい
ほど低い。ここで、Ｗｎはｎ型拡散層幅であり、Ｗｐは
ｐ型拡散層幅である。したがって、ゲート電極１４とｎ
型ベース層１とのオーバラップ領域の幅（Ｗｎ）を多く
することによって、カソードショート率を増加させるこ
とができる。これにより、オン電圧を従来より低くする
ことができる。
【００２６】次に、図４〜図７を参照して、図１に示し
た第１実施例のＩＧＢＴの製造プロセスについて説明す
る。
た第１実施例のＩＧＢＴの製造プロセスについて説明す
る。
【００２７】まず、図４に示すように、高抵抗のｎ型ベ
ース層１の主表面の所定位置Ｂより左側からｎ型ベース
層１中に不純物を拡散させることによって、ｐ型ベース
層１１を形成する。次に、ＬＯＣＯＳ法を用いて図５に
示されるようなフィールド酸化膜１２を形成する。その
後ゲート絶縁膜１３とゲート電極となるポリシリコン膜
１４とを形成する。そしてそのポリシリコン膜１４およ
びゲート絶縁膜１３をパターニングすることによって図
６に示されるようなゲート電極１４およびゲート絶縁膜
１３を形成する。
ース層１の主表面の所定位置Ｂより左側からｎ型ベース
層１中に不純物を拡散させることによって、ｐ型ベース
層１１を形成する。次に、ＬＯＣＯＳ法を用いて図５に
示されるようなフィールド酸化膜１２を形成する。その
後ゲート絶縁膜１３とゲート電極となるポリシリコン膜
１４とを形成する。そしてそのポリシリコン膜１４およ
びゲート絶縁膜１３をパターニングすることによって図
６に示されるようなゲート電極１４およびゲート絶縁膜
１３を形成する。
【００２８】ここで、このゲート電極１４の左側の側端
部はＢの位置よりも左側にくるように形成する。この
後、ゲート電極１４の左側の端部をマスクとしてセルフ
アライメント技術を用いてｐ型ベース層１１に不純物を
拡散させることによってｎ型エミッタ層１５を形成す
る。このｎ型エミッタ層１５の右側端面は、Ｂの位置よ
りも左側にくるように形成する。ここで、Ｂの位置より
左側の領域に位置するｐ型ベース層１１の領域は、縦方
向拡散領域である。したがって、この第１実施例のＩＧ
ＢＴでは、ｎ型エミッタ層１５の右側に位置するｐ型ベ
ース層１１の領域は縦方向拡散領域になる。それによ
り、ｎ型エミッタ層１５とｎ型ベース層１との間に位置
するｐ型ベース層１１の主表面のチャネル領域の一部は
縦方向拡散領域になる。縦方向拡散領域は横方向拡散領
域に比べて不純物濃度が高いため、しきい値電圧はその
縦方向拡散領域によって決定されることになる。
部はＢの位置よりも左側にくるように形成する。この
後、ゲート電極１４の左側の端部をマスクとしてセルフ
アライメント技術を用いてｐ型ベース層１１に不純物を
拡散させることによってｎ型エミッタ層１５を形成す
る。このｎ型エミッタ層１５の右側端面は、Ｂの位置よ
りも左側にくるように形成する。ここで、Ｂの位置より
左側の領域に位置するｐ型ベース層１１の領域は、縦方
向拡散領域である。したがって、この第１実施例のＩＧ
ＢＴでは、ｎ型エミッタ層１５の右側に位置するｐ型ベ
ース層１１の領域は縦方向拡散領域になる。それによ
り、ｎ型エミッタ層１５とｎ型ベース層１との間に位置
するｐ型ベース層１１の主表面のチャネル領域の一部は
縦方向拡散領域になる。縦方向拡散領域は横方向拡散領
域に比べて不純物濃度が高いため、しきい値電圧はその
縦方向拡散領域によって決定されることになる。
【００２９】従来のＩＧＢＴでは前述したようにチャネ
ル領域はｐ型ベース層１１の横方向拡散領域のみによっ
て形成されていた。その一方、その高耐圧の従来のＩＧ
ＢＴと同一基板上に形成される低耐圧のＭＯＳＦＥＴの
ウェル領域は、その縦方向拡散領域によってチャネル領
域を形成していた。このため従来ではＩＧＢＴのｐ型ベ
ース層３（図１９参照）のチャネル領域となる部分とＭ
ＯＳＦＥＴのｐ型ウェル拡散層６（図２０参照）のチャ
ネル領域となる部分とを同一の不純物濃度にする場合、
同一工程で形成することは困難であった。
ル領域はｐ型ベース層１１の横方向拡散領域のみによっ
て形成されていた。その一方、その高耐圧の従来のＩＧ
ＢＴと同一基板上に形成される低耐圧のＭＯＳＦＥＴの
ウェル領域は、その縦方向拡散領域によってチャネル領
域を形成していた。このため従来ではＩＧＢＴのｐ型ベ
ース層３（図１９参照）のチャネル領域となる部分とＭ
ＯＳＦＥＴのｐ型ウェル拡散層６（図２０参照）のチャ
ネル領域となる部分とを同一の不純物濃度にする場合、
同一工程で形成することは困難であった。
【００３０】本実施例のＩＧＢＴでは、ｐ型ベース層１
１の縦方向拡散領域によってしきい値電圧を規定するた
め、その縦方向拡散領域によってしきい値電圧を規定す
る低耐圧のＭＯＳＦＥＴのｐ型ウェル拡散層６（図２０
参照）と同一工程でＩＧＢＴのｐ型ベース層１１を形成
することができる。すなわち、ＩＧＢＴのｐ型ベース層
１１の形成時の不純物拡散量と低耐圧のＭＯＳＦＥＴの
ウェル領域の形成時の不純物拡散量とを同一にできるた
め、ｐ型ベース層１１と低耐圧のＭＯＳＦＥＴのｐ型ウ
ェル拡散層６とを同一工程で形成することができる。
１の縦方向拡散領域によってしきい値電圧を規定するた
め、その縦方向拡散領域によってしきい値電圧を規定す
る低耐圧のＭＯＳＦＥＴのｐ型ウェル拡散層６（図２０
参照）と同一工程でＩＧＢＴのｐ型ベース層１１を形成
することができる。すなわち、ＩＧＢＴのｐ型ベース層
１１の形成時の不純物拡散量と低耐圧のＭＯＳＦＥＴの
ウェル領域の形成時の不純物拡散量とを同一にできるた
め、ｐ型ベース層１１と低耐圧のＭＯＳＦＥＴのｐ型ウ
ェル拡散層６とを同一工程で形成することができる。
【００３１】図８は、本発明の第２実施例による横型Ｉ
ＧＢＴを示した断面図である。図８を参照して、この第
２実施例の横型ＩＧＢＴでは、図１に示した第１実施例
の横型ＩＧＢＴを誘電体分離基板に形成した例を示して
いる。具体的には、基板またはウエハは、酸化膜２１に
よって絶縁された支持層２２とｎ型活性層２３とを有す
る。このような基板は、張合せＳＯＩ法やＳＩＭＯＸ法
などによって得ることができる。
ＧＢＴを示した断面図である。図８を参照して、この第
２実施例の横型ＩＧＢＴでは、図１に示した第１実施例
の横型ＩＧＢＴを誘電体分離基板に形成した例を示して
いる。具体的には、基板またはウエハは、酸化膜２１に
よって絶縁された支持層２２とｎ型活性層２３とを有す
る。このような基板は、張合せＳＯＩ法やＳＩＭＯＸ法
などによって得ることができる。
【００３２】活性層２３には、高耐圧ＩＧＢＴと他の高
耐圧素子または低耐圧素子とを誘電体分離するための酸
化膜３１およびポリシリコン埋込層３２が設けられてい
る。この誘電体分離構造としては、本実施例のようなト
レンチ溝による分離構造や、Ｖ溝による分離構造を採用
することができる。
耐圧素子または低耐圧素子とを誘電体分離するための酸
化膜３１およびポリシリコン埋込層３２が設けられてい
る。この誘電体分離構造としては、本実施例のようなト
レンチ溝による分離構造や、Ｖ溝による分離構造を採用
することができる。
【００３３】図９は、図８に示した第２実施例の横型Ｉ
ＧＢＴのオフ時の状態を示した断面図である。図９を参
照して、横型ＩＧＢＴのオフ時には、エミッタ電極１
８、ゲートコンタクト電極１９、支持基板２２を０Ｖに
し、コレクタ電極２０に正の電圧を印加する。これによ
り、空乏層はｐ型ベース層１１からｐ型コレクタ層１７
側に向かって延びる。これにより、ゲート電極直下に位
置するｎ型ベース層２３の電位が上昇する。このため、
ゲート絶縁膜１３が絶縁破壊を起こさない範囲でゲート
電極１４と高抵抗のｎ型ベース領域２３との最大オーバ
ラップ量を決める必要がある。
ＧＢＴのオフ時の状態を示した断面図である。図９を参
照して、横型ＩＧＢＴのオフ時には、エミッタ電極１
８、ゲートコンタクト電極１９、支持基板２２を０Ｖに
し、コレクタ電極２０に正の電圧を印加する。これによ
り、空乏層はｐ型ベース層１１からｐ型コレクタ層１７
側に向かって延びる。これにより、ゲート電極直下に位
置するｎ型ベース層２３の電位が上昇する。このため、
ゲート絶縁膜１３が絶縁破壊を起こさない範囲でゲート
電極１４と高抵抗のｎ型ベース領域２３との最大オーバ
ラップ量を決める必要がある。
【００３４】図１０は、本発明の第３実施例による横型
ＩＧＢＴを示した断面図であり、図１１は図１０に示し
た横型ＩＧＢＴの平面図である。図１０および図１１を
参照して、この第３実施例の横型ＩＧＢＴにおいても、
上記した第２実施例と同様ＩＧＢＴを誘電体分離基板に
形成している。また、この第３実施例においては、空乏
層を抑えるために、ｐ型コレクタ層１７を覆うｎ型バッ
ファ層４１が形成されている。さらに、この第３実施例
においては、高耐圧におけるゲート絶縁破壊防止のため
にｎ- 活性層２３の主表面のフィールド酸化膜１２の端
部近傍に位置する領域にｐ型拡散層４２を形成してい
る。
ＩＧＢＴを示した断面図であり、図１１は図１０に示し
た横型ＩＧＢＴの平面図である。図１０および図１１を
参照して、この第３実施例の横型ＩＧＢＴにおいても、
上記した第２実施例と同様ＩＧＢＴを誘電体分離基板に
形成している。また、この第３実施例においては、空乏
層を抑えるために、ｐ型コレクタ層１７を覆うｎ型バッ
ファ層４１が形成されている。さらに、この第３実施例
においては、高耐圧におけるゲート絶縁破壊防止のため
にｎ- 活性層２３の主表面のフィールド酸化膜１２の端
部近傍に位置する領域にｐ型拡散層４２を形成してい
る。
【００３５】このｐ型拡散層４２は、図１１に示すよう
に、ｎ型エミッタ層１５の直下に位置するｐ型ベース層
１１と部分的に短絡している。これにより、ゲート絶縁
破壊防止のためのシールド層となるｐ型拡散層４２の電
位がエミッタ電位と同じになる。したがって、ＩＧＢＴ
のオフ時にｎ型エミッタ層１５とゲート電極１４とを短
絡して０Ｖにするとともに、ｐ型コレクタ層１７とｎ型
エミッタ層１５との間に正の電圧を印加した場合に、空
乏層はｐ型拡散層４２からｐ型コレクタ層１７に向かっ
て延びることになる。そのため、ゲート電極１４直下の
ｎ型ベース層２３の電位は上昇しないので、ゲート絶縁
膜１３が絶縁破壊を起こすのを有効に防止することがで
きる。この場合、上述した第１実施例および第２実施例
と異なり、ゲート電極１４とｎ型ベース層２３との最大
オーバラップ量はゲート絶縁破壊を考慮せずに自由に決
定することができるので、第１および第２実施例に比べ
てオン電圧をより低くすることができる。
に、ｎ型エミッタ層１５の直下に位置するｐ型ベース層
１１と部分的に短絡している。これにより、ゲート絶縁
破壊防止のためのシールド層となるｐ型拡散層４２の電
位がエミッタ電位と同じになる。したがって、ＩＧＢＴ
のオフ時にｎ型エミッタ層１５とゲート電極１４とを短
絡して０Ｖにするとともに、ｐ型コレクタ層１７とｎ型
エミッタ層１５との間に正の電圧を印加した場合に、空
乏層はｐ型拡散層４２からｐ型コレクタ層１７に向かっ
て延びることになる。そのため、ゲート電極１４直下の
ｎ型ベース層２３の電位は上昇しないので、ゲート絶縁
膜１３が絶縁破壊を起こすのを有効に防止することがで
きる。この場合、上述した第１実施例および第２実施例
と異なり、ゲート電極１４とｎ型ベース層２３との最大
オーバラップ量はゲート絶縁破壊を考慮せずに自由に決
定することができるので、第１および第２実施例に比べ
てオン電圧をより低くすることができる。
【００３６】なお、ｐ型拡散層４２はｐ型ベース層１１
と同一工程で形成することができるので、製造プロセス
を複雑化することもない。
と同一工程で形成することができるので、製造プロセス
を複雑化することもない。
【００３７】図１２は、上記した第３実施例の横型ＩＧ
ＢＴの応用例を示した断面図である。図１２を参照し
て、この第３実施例の応用例では、図１０および図１１
に示した第３実施例の横型ＩＧＢＴと低耐圧素子とが同
一基板上に形成されている。低耐圧素子としては、ｐ型
ウェル領域１１ａの主表面に形成されたＮＭＯＳＦＥＴ
１５０と、ｎ型ウェル領域４１ａの主表面に形成された
ＰＭＯＳＦＥＴ１６０とが設けられている。ＮＭＯＳＦ
ＥＴ１５０とＰＭＯＳＦＥＴ１６０とはフィールド酸化
膜１２によって分離されている。ここで、ｐ型ウェル領
域１１ａは第１実施例で説明したようにＩＧＢＴのｐ型
ベース層１１と同一工程で形成することができる。ま
た、ｎ型ウェル領域４１ａはＩＧＢＴのｎ型バッファ層
４１と同一工程で形成することができる。これにより、
製造プロセスを簡略化することができる。
ＢＴの応用例を示した断面図である。図１２を参照し
て、この第３実施例の応用例では、図１０および図１１
に示した第３実施例の横型ＩＧＢＴと低耐圧素子とが同
一基板上に形成されている。低耐圧素子としては、ｐ型
ウェル領域１１ａの主表面に形成されたＮＭＯＳＦＥＴ
１５０と、ｎ型ウェル領域４１ａの主表面に形成された
ＰＭＯＳＦＥＴ１６０とが設けられている。ＮＭＯＳＦ
ＥＴ１５０とＰＭＯＳＦＥＴ１６０とはフィールド酸化
膜１２によって分離されている。ここで、ｐ型ウェル領
域１１ａは第１実施例で説明したようにＩＧＢＴのｐ型
ベース層１１と同一工程で形成することができる。ま
た、ｎ型ウェル領域４１ａはＩＧＢＴのｎ型バッファ層
４１と同一工程で形成することができる。これにより、
製造プロセスを簡略化することができる。
【００３８】図１３は、本発明の第４実施例による横型
ＩＧＢＴを示した断面図であり、図１４は図１３に示し
た第４実施例の横型ＩＧＢＴの平面図である。図１３お
よび図１４を参照して、この第４実施例では、図１０に
示した第３実施例と同様、ゲート絶縁破壊防止のための
シールド層となるｐ型拡散層５１が形成されている。ｐ
型拡散層５１は図１４に示すようにｎ型エミッタ層１５
の近傍までストライプ状に延びているが、第３実施例と
異なりｎ型エミッタ層１５には接続されていない。
ＩＧＢＴを示した断面図であり、図１４は図１３に示し
た第４実施例の横型ＩＧＢＴの平面図である。図１３お
よび図１４を参照して、この第４実施例では、図１０に
示した第３実施例と同様、ゲート絶縁破壊防止のための
シールド層となるｐ型拡散層５１が形成されている。ｐ
型拡散層５１は図１４に示すようにｎ型エミッタ層１５
の近傍までストライプ状に延びているが、第３実施例と
異なりｎ型エミッタ層１５には接続されていない。
【００３９】したがって、オン状態においてｐ型拡散層
５１はカソードショート率（Ｗｎ／（Ｗｎ＋Ｗｐ））に
無関係であり、オン電圧を従来より低くすることができ
る。また、オフ時には、ゲートコンタクト電極１９の電
位が０Ｖになった時点でｐ型拡散層１１より空乏層が延
びるが、その延びた空乏層はｎ型エミッタ層１５の近傍
のｐ型拡散層５１に達する。これにより、ゲート絶縁破
壊を有効に防止することができる。なお、ゲートコンタ
クト電極１９に負電圧を加え、ｎ型ベース層２３の表面
をｐ型に反転させることによってｐ型拡散層５１とｎ型
エミッタ層１５とを同電位にするようにしてもよい。こ
のようにすれば、空乏層はｐ型拡散層５１からｐ型コレ
クタ層１７に向かって延びるので、ゲート絶縁破壊をよ
り有効に防止することができる。
５１はカソードショート率（Ｗｎ／（Ｗｎ＋Ｗｐ））に
無関係であり、オン電圧を従来より低くすることができ
る。また、オフ時には、ゲートコンタクト電極１９の電
位が０Ｖになった時点でｐ型拡散層１１より空乏層が延
びるが、その延びた空乏層はｎ型エミッタ層１５の近傍
のｐ型拡散層５１に達する。これにより、ゲート絶縁破
壊を有効に防止することができる。なお、ゲートコンタ
クト電極１９に負電圧を加え、ｎ型ベース層２３の表面
をｐ型に反転させることによってｐ型拡散層５１とｎ型
エミッタ層１５とを同電位にするようにしてもよい。こ
のようにすれば、空乏層はｐ型拡散層５１からｐ型コレ
クタ層１７に向かって延びるので、ゲート絶縁破壊をよ
り有効に防止することができる。
【００４０】なお、この第４実施例においては、図１３
に示すように、ｐ型ベース領域１１とｎ型バッファ層４
１とが酸化膜２１に接する位置まで延びるように形成さ
れている。
に示すように、ｐ型ベース領域１１とｎ型バッファ層４
１とが酸化膜２１に接する位置まで延びるように形成さ
れている。
【００４１】図１５は、本発明の第５実施例による横型
ＩＧＢＴを示した断面図である。図１５を参照して、こ
の第５実施例の横型ＩＧＢＴでは、上記した第３および
第４実施例と同様に、シールド層となるｐ型拡散層６１
が設けられている。ただし、この第５実施例のｐ型拡散
層６１は、上記した第４実施例と異なり、その一部がｐ
型ベース層１１側に延びるようには形成されていない。
また、この第５実施例においては、ゲート電極１４はフ
ィールド酸化膜１２上には形成されていない。ただし、
ゲート電極１４は、上記した第１〜第４実施例と同様、
ｎ型エミッタ層１５とｎ型ベース層２３との間に位置す
るｐ型ベース層１１の表面を覆う領域の平面積よりも、
ｐ型ベース層１１とｎ型バッファ層４１との間に位置す
るｎ型ベース層２３の表面を覆う領域の平面積の方が多
くなるように形成されている。
ＩＧＢＴを示した断面図である。図１５を参照して、こ
の第５実施例の横型ＩＧＢＴでは、上記した第３および
第４実施例と同様に、シールド層となるｐ型拡散層６１
が設けられている。ただし、この第５実施例のｐ型拡散
層６１は、上記した第４実施例と異なり、その一部がｐ
型ベース層１１側に延びるようには形成されていない。
また、この第５実施例においては、ゲート電極１４はフ
ィールド酸化膜１２上には形成されていない。ただし、
ゲート電極１４は、上記した第１〜第４実施例と同様、
ｎ型エミッタ層１５とｎ型ベース層２３との間に位置す
るｐ型ベース層１１の表面を覆う領域の平面積よりも、
ｐ型ベース層１１とｎ型バッファ層４１との間に位置す
るｎ型ベース層２３の表面を覆う領域の平面積の方が多
くなるように形成されている。
【００４２】この第５実施例においても、ターンオフ時
にゲート電極１４に負電圧を印加することによってゲー
ト電極１４直下のｎ型ベース層２３の表面をｐ型に反転
することにより、ｐ型拡散層６１をｎ型エミッタ層１５
と同電位にすることができる。これにより、ｐ型拡散層
６１をシールド層として機能させることができる。な
お、ｐ型拡散層６１はｐ型層１６と同一工程で形成する
ことができるので、ｐ型拡散層６１を設けたとしても製
造プロセスを複雑化させることはない。
にゲート電極１４に負電圧を印加することによってゲー
ト電極１４直下のｎ型ベース層２３の表面をｐ型に反転
することにより、ｐ型拡散層６１をｎ型エミッタ層１５
と同電位にすることができる。これにより、ｐ型拡散層
６１をシールド層として機能させることができる。な
お、ｐ型拡散層６１はｐ型層１６と同一工程で形成する
ことができるので、ｐ型拡散層６１を設けたとしても製
造プロセスを複雑化させることはない。
【００４３】図１６は、本発明の第６実施例による横型
ＩＧＢＴを示した断面図である。図１６を参照して、こ
の第６実施例の横型ＩＧＢＴでは、上記した第５実施例
と同様、ゲート絶縁破壊防止のためのシールド層となる
ｐ型拡散層６１が形成されている。また、ｐ型拡散層６
１はシールド電極６２を介してエミッタ電極１８と接続
されている。この第６実施例では、上記した第１〜第５
実施例と同様、ｎ型ベース層２３とゲート電極１４との
オーバラップ領域を、ｎ型エミッタ層１５とｎ型ベース
層２３との間に位置するｐ型ベース層１１の表面とゲー
ト電極１４とのオーバラップ領域よりも大きくすること
によって、オン電圧を従来より低くすることができる。
また、ｐ型拡散層６１をシールド電極６２を介してエミ
ッタ電極１８に接続することによって、ゲート絶縁破壊
を防止することができることに加えて、ターンオフ時の
正孔電流の吸出し口としてｐ型拡散層６１が働く。
ＩＧＢＴを示した断面図である。図１６を参照して、こ
の第６実施例の横型ＩＧＢＴでは、上記した第５実施例
と同様、ゲート絶縁破壊防止のためのシールド層となる
ｐ型拡散層６１が形成されている。また、ｐ型拡散層６
１はシールド電極６２を介してエミッタ電極１８と接続
されている。この第６実施例では、上記した第１〜第５
実施例と同様、ｎ型ベース層２３とゲート電極１４との
オーバラップ領域を、ｎ型エミッタ層１５とｎ型ベース
層２３との間に位置するｐ型ベース層１１の表面とゲー
ト電極１４とのオーバラップ領域よりも大きくすること
によって、オン電圧を従来より低くすることができる。
また、ｐ型拡散層６１をシールド電極６２を介してエミ
ッタ電極１８に接続することによって、ゲート絶縁破壊
を防止することができることに加えて、ターンオフ時の
正孔電流の吸出し口としてｐ型拡散層６１が働く。
【００４４】すなわち、ｎ型エミッタ層１５直下のｐ型
ベース層１１に流れ込む正孔電流とｐ型ベース層１１の
横抵抗とによって決まる電圧降下が、ｎ型エミッタ層１
５とｐ型ベース層１１とのビルトイン電圧以上になる
と、ｎ型エミッタ層１５からの電子注入が止まらなくな
る。その結果、ターンオフできなくなるラッチアップ現
象が生じる。この第６実施例では、正孔電流の一部をｐ
型拡散層６１を介して直接エミッタ電極１８に流すこと
によって、ラッチアップ現象が生じにくくなる。それに
より、従来に比べて大きな電流までターンオフできるの
で、従来に比べて大きな電流を流すことができる。
ベース層１１に流れ込む正孔電流とｐ型ベース層１１の
横抵抗とによって決まる電圧降下が、ｎ型エミッタ層１
５とｐ型ベース層１１とのビルトイン電圧以上になる
と、ｎ型エミッタ層１５からの電子注入が止まらなくな
る。その結果、ターンオフできなくなるラッチアップ現
象が生じる。この第６実施例では、正孔電流の一部をｐ
型拡散層６１を介して直接エミッタ電極１８に流すこと
によって、ラッチアップ現象が生じにくくなる。それに
より、従来に比べて大きな電流までターンオフできるの
で、従来に比べて大きな電流を流すことができる。
【００４５】図１７は、本発明の第７実施例による横型
ＩＧＢＴを示した断面図である。図１７を参照して、こ
の第７実施例の横型ＩＧＢＴでは、フィールド酸化膜１
２の端部における絶縁破壊を防止するために、フィール
ド酸化膜１２の端部を覆うシールドゲート７１を設けて
いる。そしてシールドゲート７１はシールドゲート電極
７２を介して直接エミッタ電極１８に接続されている。
それ以外の構造は図１３に示した第４実施例とほぼ同様
である。
ＩＧＢＴを示した断面図である。図１７を参照して、こ
の第７実施例の横型ＩＧＢＴでは、フィールド酸化膜１
２の端部における絶縁破壊を防止するために、フィール
ド酸化膜１２の端部を覆うシールドゲート７１を設けて
いる。そしてシールドゲート７１はシールドゲート電極
７２を介して直接エミッタ電極１８に接続されている。
それ以外の構造は図１３に示した第４実施例とほぼ同様
である。
【００４６】図１８は、本発明の第８実施例による横型
ＩＧＢＴを示した断面図である。図１８を参照して、こ
の第８実施例の横型ＩＧＢＴでは、シールド層としての
役割を果たすｐ型拡散層６１に隣接するようにｎ型エミ
ッタ層８１を形成する。これにより、エミッタの注入効
率を増加させることができ、その結果従来よりオン電圧
を下げることができる。また、ｐ型拡散層６１をシール
ド電極６２を介してエミッタ電極１８に接続することに
よって、上記した第６実施例と同様、ラッチアップ現象
に対する耐性を向上することができる。
ＩＧＢＴを示した断面図である。図１８を参照して、こ
の第８実施例の横型ＩＧＢＴでは、シールド層としての
役割を果たすｐ型拡散層６１に隣接するようにｎ型エミ
ッタ層８１を形成する。これにより、エミッタの注入効
率を増加させることができ、その結果従来よりオン電圧
を下げることができる。また、ｐ型拡散層６１をシール
ド電極６２を介してエミッタ電極１８に接続することに
よって、上記した第６実施例と同様、ラッチアップ現象
に対する耐性を向上することができる。
【００４７】
【発明の効果】請求項１〜４に記載の半導体装置によれ
ば、ゲート電極を第２のベース層を覆う領域の平面積よ
りも第１のベース層を覆う領域の平面積の方が多くなる
ように形成することによって、従来に比べてオン電圧を
低くすることができる。これにより、消費電力を従来に
比べて低減することができる。また、第１のベース層
の、第２のベース層と絶縁膜との間の絶縁膜近傍の領域
にシールド層を設けるように構成すれば、ゲート絶縁膜
に高電界が加わるのを防止することができる。
ば、ゲート電極を第２のベース層を覆う領域の平面積よ
りも第１のベース層を覆う領域の平面積の方が多くなる
ように形成することによって、従来に比べてオン電圧を
低くすることができる。これにより、消費電力を従来に
比べて低減することができる。また、第１のベース層
の、第２のベース層と絶縁膜との間の絶縁膜近傍の領域
にシールド層を設けるように構成すれば、ゲート絶縁膜
に高電界が加わるのを防止することができる。
【００４８】請求項５および６に記載の半導体装置によ
れば、ゲート電極を第２のベース層を覆う領域の平面積
よりも第１のベース層を覆う領域の平面積の方が多くな
るように形成するとともに、第２のベース層と絶縁膜と
の間の絶縁膜近傍の領域にシールド層を形成することに
よって、ゲート絶縁破壊を防止しかつオン電圧を低減す
ることが可能な半導体装置を得ることができる。なお、
シールド層上に形成されたシールド電極とエミッタ層上
に形成されたエミッタ電極とを配線層によって短絡する
ようにすれば、シールド層がターンオフ時の正孔電流の
吸出し口として働くので、ラッチアップに対する耐性を
より向上させることができる。これにより、従来に比べ
て大きな電流になった場合もターンオフできるので、従
来に比べて大きな電流を流すことが可能な半導体装置を
得ることができる。
れば、ゲート電極を第２のベース層を覆う領域の平面積
よりも第１のベース層を覆う領域の平面積の方が多くな
るように形成するとともに、第２のベース層と絶縁膜と
の間の絶縁膜近傍の領域にシールド層を形成することに
よって、ゲート絶縁破壊を防止しかつオン電圧を低減す
ることが可能な半導体装置を得ることができる。なお、
シールド層上に形成されたシールド電極とエミッタ層上
に形成されたエミッタ電極とを配線層によって短絡する
ようにすれば、シールド層がターンオフ時の正孔電流の
吸出し口として働くので、ラッチアップに対する耐性を
より向上させることができる。これにより、従来に比べ
て大きな電流になった場合もターンオフできるので、従
来に比べて大きな電流を流すことが可能な半導体装置を
得ることができる。
【００４９】請求項７に記載の半導体装置によれば、第
２導電型の第２のベース層の主表面に第１導電型の第１
のエミッタ層を形成するとともに、第１のベース層の第
２のベース層とシールド層との間に位置する領域に第１
導電型の第２のエミッタ層を形成することによって、そ
の第２のエミッタ層によってエミッタの注入効率を増加
させることができる。それにより、従来よりオン電圧を
低くすることができる。
２導電型の第２のベース層の主表面に第１導電型の第１
のエミッタ層を形成するとともに、第１のベース層の第
２のベース層とシールド層との間に位置する領域に第１
導電型の第２のエミッタ層を形成することによって、そ
の第２のエミッタ層によってエミッタの注入効率を増加
させることができる。それにより、従来よりオン電圧を
低くすることができる。
【００５０】請求項８に記載の半導体装置の製造方法に
よれば、第１のベース層の主表面の所定位置を基準とし
て第２のベース層を形成した後、その所定位置よりもエ
ミッタ領域側にその第１の側端部が位置するようにゲー
ト電極を形成し、その後そのゲート電極の第１の側端部
を基準として上記した所定位置よりもゲート電極の第１
の側端部側にその側端面が位置するようにエミッタ層を
形成することによって、その一部が縦拡散領域からなる
チャネル領域を容易に形成することができる。これによ
り、同一基板上に低耐圧素子が形成される場合にその低
耐圧素子のチャネル領域を形成するウェル領域と同一工
程で第２のベース層を形成することができる。これによ
り、同一基板上に高耐圧素子と低耐圧素子とが形成され
る場合に製造プロセスを簡略化することができる。
よれば、第１のベース層の主表面の所定位置を基準とし
て第２のベース層を形成した後、その所定位置よりもエ
ミッタ領域側にその第１の側端部が位置するようにゲー
ト電極を形成し、その後そのゲート電極の第１の側端部
を基準として上記した所定位置よりもゲート電極の第１
の側端部側にその側端面が位置するようにエミッタ層を
形成することによって、その一部が縦拡散領域からなる
チャネル領域を容易に形成することができる。これによ
り、同一基板上に低耐圧素子が形成される場合にその低
耐圧素子のチャネル領域を形成するウェル領域と同一工
程で第２のベース層を形成することができる。これによ
り、同一基板上に高耐圧素子と低耐圧素子とが形成され
る場合に製造プロセスを簡略化することができる。
【図１】 本発明の第１実施例による横型ＩＧＢＴを示
した断面図である。
した断面図である。
【図２】 図１に示した第１実施例の横型ＩＧＢＴのオ
ン状態を示した断面図である。
ン状態を示した断面図である。
【図３】 図２に示したオン状態の横型ＩＧＢＴと等価
なカソードダイオードを示した模式図である。
なカソードダイオードを示した模式図である。
【図４】 図１に示した第１実施例の横型ＩＧＢＴの製
造プロセスの第１工程を説明するための断面図である。
造プロセスの第１工程を説明するための断面図である。
【図５】 図１に示した第１実施例の横型ＩＧＢＴの製
造プロセスの第２工程を説明するための断面図である。
造プロセスの第２工程を説明するための断面図である。
【図６】 図１に示した第１実施例の横型ＩＧＢＴの製
造プロセスの第３工程を説明するための断面図である。
造プロセスの第３工程を説明するための断面図である。
【図７】 図１に示した第１実施例の横型ＩＧＢＴの製
造プロセスの第４工程を説明するための断面図である。
造プロセスの第４工程を説明するための断面図である。
【図８】 本発明の第２実施例による横型ＩＧＢＴを示
した断面図である。
した断面図である。
【図９】 図８に示した第２実施例のＩＧＢＴのオフ状
態を示した断面図である。
態を示した断面図である。
【図１０】 本発明の第３実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１１】 図１０に示した第３実施例の横型ＩＧＢＴ
の平面図である。
の平面図である。
【図１２】 図１０および図１１に示した第３実施例の
横型ＩＧＢＴの応用例を示した断面図である。
横型ＩＧＢＴの応用例を示した断面図である。
【図１３】 本発明の第４実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１４】 図１３に示した第４実施例の横型ＩＧＢＴ
の平面図である。
の平面図である。
【図１５】 本発明の第５実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１６】 本発明の第６実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１７】 本発明の第７実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１８】 本発明の第８実施例による横型ＩＧＢＴを
示した断面図である。
示した断面図である。
【図１９】 従来の横型ＩＧＢＴを示した断面図であ
る。
る。
【図２０】 従来の低耐圧ＭＯＳＦＥＴを示した断面図
である。
である。
１ ｎ型ベース層、１１ ｐ型ベース層、１２ フィー
ルド酸化膜、１３ ゲート絶縁膜、１４ ゲート電極、
１５ ｎ型エミッタ層、１７ ｐ型コレクタ層、１８
エミッタ電極、２０ コレクタ電極。なお、各図中、同
一符号は同一または相当部分を示す。
ルド酸化膜、１３ ゲート絶縁膜、１４ ゲート電極、
１５ ｎ型エミッタ層、１７ ｐ型コレクタ層、１８
エミッタ電極、２０ コレクタ電極。なお、各図中、同
一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 眞名 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (8)
- 【請求項１】 第１導電型の第１のベース層と、 前記第１のベース層の主表面の所定領域に形成された第
２導電型の第２のベース層と、 前記第２のベース層の主表面の所定領域に形成された第
１導電型のエミッタ層と、 前記第１のベース層の主表面の、前記第２のベース層と
所定の間隔を隔てた領域に形成された第２導電型のコレ
クタ層と、 前記第１のベース層の主表面上の、前記第２のベース層
と前記コレクタ層との間の領域に形成された絶縁膜と、 前記第２のベース層の、前記エミッタ層と前記第１のベ
ース層との間に位置する領域上と、前記第１のベース層
の、前記第２のベース層と前記コレクタ層との間に位置
する領域上の所定部分とにゲート絶縁膜を介して形成さ
れたゲート電極とを備え、 前記ゲート電極は、前記第２のベース層を覆う領域の平
面積よりも前記第１のベース層を覆う領域の平面積の方
が多いとともに、前記絶縁膜の上部表面上にまで延びる
ように形成されている、半導体装置。 - 【請求項２】 前記第１のベース層の、前記第２のベー
ス層と前記絶縁膜との間に位置する前記絶縁膜近傍の領
域には、前記ゲート絶縁膜に高電界が加わるのを防止す
るための第２導電型のシールド層が形成されている、請
求項１に記載の半導体装置。 - 【請求項３】 前記シールド層と前記第２のベース層と
は、第２導電型の不純物層によって部分的に短絡されて
いる、請求項２に記載の半導体装置。 - 【請求項４】 前記シールド層の一部は前記第２のベー
ス層の近傍にまで延びている、請求項２に記載の半導体
装置。 - 【請求項５】 第１導電型の第１のベース層と、 前記第１のベース層の主表面の所定領域に形成された第
２導電型の第２のベース層と、 前記第２のベース層の主表面の所定領域に形成された第
１導電型のエミッタ層と、 前記第１のベース層の主表面の、前記第２のベース層と
所定の間隔を隔てた領域に形成された第２導電型のコレ
クタ層と、 前記第１のベース層の主表面上の、前記第２のベース層
と前記コレクタ層との間の領域に形成された絶縁膜と、 前記第１のベース層の、前記第２のベース層と前記絶縁
膜との間に位置する前記絶縁膜近傍の領域に形成された
第２導電型のシールド層と、 前記第２のベース層の、前記エミッタ層と前記第１のベ
ース層との間に位置する領域上と、前記第１のベース層
の、前記第２のベース層と前記シールド層との間に位置
する領域上とにゲート絶縁膜を介して形成されたゲート
電極とを備え、 前記ゲート電極は、前記第２のベース層を覆う領域の平
面積よりも前記第１のベース層を覆う領域の平面積の方
が多い、半導体装置。 - 【請求項６】 前記シールド層上に形成されたシールド
電極と、 前記エミッタ層上に形成されたエミッタ電極とをさらに
備え、 前記シールド電極と前記エミッタ電極とは配線層によっ
て短絡されている、請求項５に記載の半導体装置。 - 【請求項７】 第１導電型の第１のベース層と、 前記第１のベース層の主表面の所定領域に形成された第
２導電型の第２のベース層と、 前記第２のベース層の主表面の所定領域に形成された第
１導電型の第１のエミッタ層と、 前記第１のベース層の主表面の、前記第２のベース層と
所定の間隔を隔てた領域に形成された第２導電型のコレ
クタ層と、 前記第１のベース層の主表面の、前記第２のベース層と
前記コレクタ層との間に位置する領域に形成された第２
導電型のシールド層と、 前記第１のベース層の、前記第２のベース層と前記シー
ルド層との間に位置する領域に形成された第１導電型の
第２のエミッタ層と、 前記第１および第２のベース層上の、前記第１のエミッ
タ層と前記第２のエミッタ層との間に位置する領域にゲ
ート絶縁膜を介して形成されたゲート電極とを備え、 前記ゲート電極は、前記第２のベース層を覆う領域の平
面積よりも前記第１のベース層を覆う領域の平面積の方
が多い、半導体装置。 - 【請求項８】 第１導電型の第１のベース層の主表面の
所定領域に、前記第１のベース層の主表面の所定の位置
を基準として不純物を拡散させることにより、第２導電
型の第２のベース層を形成する工程と、 前記第２のベース層の形成後に、前記第１のベース層の
所定の位置よりもエミッタ形成領域側にその第１の側端
部が位置するとともに、前記第１のベース層を覆う領域
の平面積の方が前記第２のベース層を覆う領域の平面積
よりも大きくなるように、前記第１および第２のベース
層の主表面上にゲート電極を形成する工程と、 前記ゲート電極の第１の側端部を基準として前記第２の
ベース層に不純物を拡散させることによって前記所定の
位置よりも前記ゲート電極の第１の側端部側にその側端
面が位置するように第１導電型のエミッタ層を形成する
工程とを備えた、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277429A JPH08139319A (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
| US08/460,942 US5559348A (en) | 1994-11-11 | 1995-06-05 | Semiconductor device having insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277429A JPH08139319A (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139319A true JPH08139319A (ja) | 1996-05-31 |
Family
ID=17583443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277429A Withdrawn JPH08139319A (ja) | 1994-11-11 | 1994-11-11 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5559348A (ja) |
| JP (1) | JPH08139319A (ja) |
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