JP4231612B2 - 半導体集積回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート電界効果トランジスタとそれを備える半導体集積回路に関する。
【０００２】
【従来の技術】
一般にゲート電極に電圧を印加しないときの素子耐圧（アバランシェ耐圧）が３０Ｖ程度を越えるものからは、絶縁ゲート電界効果トランジスタ例えばＮ型チャネルの横型ＭＯＳ電界効果トランジスタは、Ｎ型基板では図２に示すようにＮ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して形成されたＮ型のＳｉ基板１１中に、ソース電極１５に接触する高濃度Ｎ型層６１及び高濃度Ｐ型層７１、及び高濃度Ｎ型層６１に接触するゲート酸化膜３２／ゲート電極３１，ゲート酸化膜３２及び高濃度Ｎ型層６１と高濃度Ｐ型層７１に接触するＰ型層 （ｐ−body層）４１を有し、ゲート酸化膜３２／ゲート電極３１に接触するフィールド酸化膜２１を介して横方向に配置されたドレイン電極１６に接触する高濃度Ｎ型層６２を有する。また、Ｐ型基板上では図３に示したようにＮ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して形成されたＰ型のＳｉ基板１９中に、ソース電極１５に接触する高濃度Ｎ型層６１及び高濃度Ｐ型層７１、及び高濃度Ｎ型層６１に接触するゲート酸化膜３２／ゲート電極３１，ゲート酸化膜３２及び高濃度Ｎ型層６１と高濃度Ｐ型層７１に接触するＰ型層（ｐ−body層）４１を有し、ゲート酸化膜３２／ゲート電極３１に接触するフィールド酸化膜２１を介して横方向に配置されたドレイン電極１６に接触する高濃度Ｎ型層６２を有し、ゲート酸化膜３２に接触し、ドレイン電極１６に接触する高濃度Ｎ型層６２にわたってＮ型層１０１を有する。しかし、ゲートにしきい値電圧以上の電圧を印加したいわゆるＭＯＳ電界効果トランジスタがオン状態にある場合にも、定格以上の耐圧を保証しなければならない場合が多い。（以後、ＭＯＳ電界効果トランジスタがオン状態にある場合の耐圧をオン耐圧と表現する。）ところが、通常のＮ型基板を用いた図２のようなＮ型チャネルの横型ＭＯＳ電界効果トランジスタの場合、ソース−ドレイン間距離を大きく広げなければオン耐圧を定格以上保証することができない。しかし、デバイスの横寸法サイズが大きくなると、ドレイン抵抗が大きくなるため、ＭＯＳ電界効果トランジスタのオン抵抗は劣化する。
【０００３】
一方、Ｐ型基板を用いたＮ型チャネルの横型ＭＯＳ電界効果トランジスタでは、Ｎ型基板のようにソース−ドレイン間距離を大きく広げることなくオン耐圧を定格以上にすることができるが、Ｐ型基板を用いたＮ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するには、Ｐ型基板とＮ型チャネルの横型ＭＯＳ電界効果トランジスタのＮ型層１０１の間に必ずＰＮ接合を形成しなければならず、ＳＯＩ基板のデバイス形成領域であるＳｉ層の薄膜化がはかれない。ＳＯＩ基板のデバイス形成領域であるＳｉ層の厚さは、素子分離領域であるトレンチ溝形成の時間に関わる問題であり、厚さが厚いほどそれだけ溝形成の時間がかかることになり、スループットが落ち、コスト的に不利になる。また、ＳＯＩ基板のデバイス形成領域であるＳｉ層の薄膜化が実現できれば、高耐圧のデバイスとともにＳｉ基板上に形成される５Ｖや３.３Ｖ，２.５Ｖ等の電源で駆動するいわゆる低圧ＣＭＯＳのソース領域及びドレイン領域を埋め込み酸化膜に接触させることができるようになり、ソース領域，ドレイン領域の寄生容量が除去できるため、低圧ＣＭＯＳの高性能化を実現できるのに対し、Ｐ型基板を用いた場合には低圧ＣＭＯＳの高性能化を実現するのは困難である。
【０００４】
また、ＳＯＩ基板でなくＳｉ基板を用いたＮ型チャネルのＭＯＳ電界効果トランジスタも広く用いられているが、高耐圧デバイスが搭載されるパワーＩＣでは、寄生トランジスタの動作が起きないようにするため、各デバイス間の距離を広くとらなければならない。また、高温動作時のリーク電流がＳＯＩ基板に比べて大きい等欠点がある。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は、上記問題点を考慮してなされたものであり、ＳＯＩ基板を用いた絶縁ゲート電界効果トランジスタで、デバイスサイズの増加をもたらすことなくオン耐圧を向上する素子構造を提供する。
【０００６】
【課題を解決するための手段】
本発明によるデバイス形成領域のＳｉ層がＮ型であるＳＯＩ基板を用いたＮ型の絶縁ゲート電界効果トランジスタは、ゲート酸化膜の一部及びソース電極とドレイン電極間に構成されたフィールドシリコン酸化膜に接触し、ドレイン電極に接するＮ型拡散層に接触するまで、ＳＯＩ基板のデバイス形成領域であるＮ型のＳｉ層の不純物濃度よりも高くなるように構成された不純物濃度を有するＮ型の領域を形成したものである。これによりオン耐圧が大幅に向上する。
【０００７】
まず、正のゲート電圧が印加されＮ型のチャネルが形成されたＭＯＳ電界効果トランジスタのオン状態のとき、ドレイン電圧−ドレイン電流特性の飽和領域から急激に電流が流れ始める現象、すなわちオン耐圧が決まる原因について下記に述べる。チャンネルが形成されている時、ソース領域からチャンネル領域を通ってドレイン領域に電子が流れ込むが、ドレイン領域に流れ込む際、電子を中和するように正孔も生成する。この正孔は、電子の流れに伴って、ドレイン領域に拡散していく。また、ドレイン電流が大きくなるとともに、流れる電子も多くなるので、同時に生成する正孔も多くなる。この正孔が、ドレイン電極に接触する高濃度Ｎ型層まで到達すると、そこで正孔が局在する。その時、高濃度Ｎ型層端での電界強度が急激に上昇するため、電界によりさらに電子−正孔対の生成が促進され、あるドレイン電圧を越えたところで急激に電流が流れ始める。
【０００８】
本発明によるＮ型の絶縁ゲート電界効果トランジスタでは、チャネル領域からドレイン領域に電子が入っていく領域に基板濃度よりも高い濃度で構成されたＮ型層がある。その結果、ドレイン抵抗が低くなっている。その結果、電圧降下が小さい。その結果、ドレイン領域での電界強度は強くなっている。従って、電子の移動により生成する正孔のドレイン電極への拡散を抑制している。そのため、従来構造よりも高い電圧をかけなければ、正孔をドレイン電極側へと拡散させることができず、オン状態での耐圧が向上する。
【０００９】
なお、本発明はＰ型の絶縁ゲート電界効果トランジスタにも適用できる。この場合は、各半導体層の導電型がＮ型の絶縁ゲート電界効果トランジスタとは反対になる。また、ゲート酸化膜及びフィールド酸化膜及びＳＯＩ基板中の酸化膜の替わりに、窒化膜などの他の絶縁膜を用いてもよい。
【００１０】
【発明の実施の形態】
（実施例１）
図１は、本発明の第一実施例であるＮ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造である。例えばリンでドープされたＮ型または例えばボロンでドープされたＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して形成された例えばリンでドープされたＮ型のＳｉ基板１１上に、フィールドシリコン酸化膜２１，層間絶縁膜２２をもち、例えばヒ素やリンがドープされたＮ型の高濃度拡散層６１，６２と例えばボロンがドープされたＰ型の高濃度拡散層７１を持ち、Ｎ型の拡散層６１とＰ型の拡散層７１に接触する例えばアルミニウムやタングステンなどを主成分とする金属膜で形成されたソース電極１５と、Ｎ型の拡散層６１とＰ型の拡散層７１に接触する例えばボロンがドープされたＰ型領域４１と、ソース電極に接触するＮ型の拡散層６１とＰ型領域４１に接触するゲートシリコン酸化膜３２と例えばポリシリコンや金属等で形成されたゲート電極３２と、Ｎ型の拡散層６２に接触する例えばアルミニウムやタングステンなどを主成分とする金属膜で形成されたドレイン電極１６を持ち、ゲートシリコン酸化膜３２に接触し、ソース電極１５とドレイン電極１６間のフィールドシリコン酸化膜に接触し、ドレイン電極に接触するＮ型の拡散層６２に接触するまで広がる例えばリンでドープされたＮ型の拡散層１０１を有するＮ型の横型ＭＯＳ電界効果トランジスタである。Ｎ型の高濃度層６２は部分的にＮ型の拡散層１０１と接触するとともに、Ｎ型Ｓｉ基板１１にも接触する。Ｎ型の拡散層１０１により、横型MOS電界効果トランジスタのドレイン領域の抵抗が下がるため、ドレイン領域での電圧降下が小さく、ゲート酸化膜に接触するドレイン領域入り口近傍での電界強度は強くなっている。このため、Ｐ型領域４１が反転しチャンネルが形成され、電子がドレイン領域に流れ込む際に生成した正孔がドレイン電極に接触する高濃度Ｎ型層まで到達する電圧は高くなるため、オン耐圧が高くなる。
【００１１】
本実施例では、ゲート酸化膜に接触するＰ型領域４１とＮ型層１０１が離れており、ゲート酸化膜下に基板濃度と等しい濃度の領域が存在するが、ゲート酸化膜下でＰ型領域４１とＮ型層１０１が接触すれば、オン耐圧が３０Ｖから５０Ｖ程度の耐圧の比較的低いＮ型の横型ＭＯＳトランジスタを形成することができ、オン耐圧がそれ以上のものの場合には、本実施例のようにゲート酸化膜下に基板濃度と同じ濃度の領域を確保する必要がある。
【００１２】
（実施例２）
図４は、本発明の第二実施例であるＮ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造である。本実施例は、（実施例１）に対してＰ型領域４１が、埋め込み酸化膜１２に接触する。
【００１３】
ＳＯＩ基板上に形成されたデバイスは、その周りを全て絶縁膜で囲われている。しかし、この絶縁膜はコンデンサ（容量）としても働き、絶縁膜の外側から外部ノイズが加わった場合、このコンデンサによりノイズがデバイス内部に伝搬される。すなわち、埋め込み酸化膜容量をＣとすると、ノイズによりある点の電位が時間ｄｔの間にｄｖ変化したとすると、Ｃ（ｄｖ／ｄｔ）の電流がデバイスに流れ込み、ソース及びドレインの持つ容量比に従って、ソース電極及びドレイン電極に流れ込む。このような変位電流は特に誘導負荷を有するスイッチング回路等においては避けられないもので、ドレイン電極と次段のＭＯＳ電界効果トランジスタのゲート電極との間に、コンデンサを入れることでノイズ成分を抑えることにより、次段のＭＯＳ電界効果トランジスタの誤動作をなくすことができる。ここで、ドレインに流れる電流成分を小さくできれば、ドレイン電極と次段のＭＯＳ電界効果トランジスタのゲート電極の間に入れるコンデンサのサイズを小さくすることができ、チップサイズの縮小につながる。図５に示したのは、（実施例１）の構造と（実施例２）の構造で、ＳＯＩ基板の支持基板側の裏面に２０ｋＶ／μsec の電圧をかけたときに、ソース及びドレインに流れる電流をコンピュータシミュレーションにより算出したもの（（ａ）が（実施例１）の構造に対してのシミュレーション結果であり、（ｂ）が（実施例２）の構造に対してのシミュレーション結果である）であるが、（実施例１）の構造よりも（実施例２）の構造の方が、ドレインに流れ込む電流が少なくなっていることがわかる。ソース電極の下にあるＰ型領域４１を埋め込み酸化膜に接触させることにより、ソース領域と埋め込み酸化膜による容量Ｃが直接カップリングされることで、ソース領域に流れ込む電流が増え、相対的にドレイン領域に流れ込む電流が減ったためである。通常、ソース電位は、接地されているため、流れ込む電流が増えても影響を受けない。
【００１４】
（実施例３）
図６（ａ）は、本発明の第三実施例であるＮ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造である。（実施例１）に対して異なる点は、ゲート酸化膜３２に接触し、ソース電極１５とドレイン電極１６間に構成されたフィールドシリコン酸化膜下にあるＮ型層１０１中に、ドレイン電極に接触する高濃度Ｎ型拡散層６２が在ることである。すなわち平面的に見ると、高濃度Ｎ型拡散層６２は、Ｎ型層１０１に周囲を囲まれている。Ｎ型層１０１中に高濃度Ｎ型拡散層６２を配置することにより、ドレイン抵抗はさらに下がるので、オン耐圧は向上し、オン抵抗も向上する効果がある。
【００１５】
また、誘導負荷を有するスイッチング回路等を構成するのに図６（ｂ）に示すようにＰ型領域４１を埋め込み酸化膜に接触するように構成すれば、(実施例２)のところで説明したように、外部ノイズの影響により埋め込み酸化膜を介して伝わる変位電流が、ドレイン電流として現れる量を少なくできる。
【００１６】
また、Ｎ型層１０１は、単一層である必要はなく、図６（ｃ）に示すように、フィールドシリコン酸化膜下のＮ型層１０１と、高濃度Ｎ型層６２の下のＮ型層１０２の２層構造でも、ドレイン抵抗は下がるので、オン耐圧は向上し、オン抵抗も向上する。
【００１７】
（実施例４）
図７は、本発明の第四実施例である半導体集積回路中に用いられる、Ｎ型チャネルの高耐圧横型ＭＯＳ電界効果トランジスタ（Ｎ１）とＰ型チャネルの高耐圧横型ＭＯＳ電界効果トランジスタ（Ｐ１）を示している。（実施例１）に示したＮ型チャネルの横型ＭＯＳ電界効果トランジスタと、Ｐ型チャネルの高耐圧横型ＭＯＳ電界効果トランジスタのソース電極１０５に接触する高濃度Ｐ型層７２と高濃度Ｎ型層６３に接触するＮ型領域５１をもち、高濃度Ｐ型層７２とＮ型領域５１に接触するゲート酸化膜３４に接触し、ソース電極とドレイン電極に挟まれて構成されるフィールドシリコン酸化膜下に、ドレイン電極１０６に接触する高濃度Ｐ型層７３に接触するまで広がる基板とＰＮ接合を形成できる深さのＰ型層８１をもつ。Ｐ型の横型ＭＯＳトランジスタは、いわゆるリサーフ構造をとり、Ｐ型層８１とＮ型基板１１との間のＰＮ接合が印加されるドレイン電圧による空乏層が広がることで、電界を緩和し耐圧を得る。
【００１８】
本実施例においては、Ｎ型基板１１を有するＳＯＩ基板に、高耐圧のＣＭＯＳを形成できる。
【００１９】
（実施例５）
図８は、本発明の第五実施例である半導体集積回路中に用いられる、Ｎ型チャネルの高耐圧横型ＭＯＳ電界効果トランジスタ（Ｎ２）とＰ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｐ２）を示している。（実施例４）と異なり、Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタのＰ型領域４１とＮ型層１０１，Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタのＮ型領域５１とＰ型層８１が埋め込み酸化膜に接触する。（実施例２）で述べたように、誘導負荷を有するスイッチング回路等を構成する場合には、変位電流による誤動作を防ぐため、Ｐ型領域４１を埋め込み酸化膜と接触させることは効果があることと同様、Ｐ型チャネルのＭＯＳ電界効果トランジスタにおいてもＮ型領域５１が埋め込み酸化膜に接触することにより、外部ノイズによる変位電流のソース電極に流れ込む量は増大する。従って、Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタＰ２の耐ノイズ性能が向上する。その結果、ノイズに強いＣＭＯＳをＳＯＩ基板に形成できる。
【００２０】
なお、本実施例において、Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタＰ２を図８のＰ１としてもよい。この場合、Ｐ型層８１とＮ型基板との間にＰＮ接合による容量が生じ、この容量はドレイン電極に結合されている。その結果、埋め込み酸化膜との合成容量は小さくなり、ドレイン電極に流れ込む変位電流は、ソース電極に流れ込む変位電流より小さい。その結果、図８のＰ１によっても耐ノイズ性は向上する。
【００２１】
（実施例６）
図９（ａ）は、本発明の第六実施例であるＮ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図である。通常、高耐圧ＭＯＳ電界効果トランジスタは、高い電流駆動能力が要求されるため、図８の断面構造図のような横方向に対して、奥行き方向の長さを長くとることによって、電流駆動能力を上げる。ところが、奥行きをどこまでも長くすると、チップの形状が長方形になるため、１枚のウエハーから取得できるチップ数が少なくなる。そこで、高耐圧ＭＯＳトランジスタの形状を、奥行き方向に広げることはもちろんのこと、横方向にも広げるような形で、ソース，ドレイン，ソース，ドレイン，……と必要な電流駆動能力が得られるまでソース電極，ドレイン電極の数をとる。本実施例は、絶縁膜１４で充填されたトレンチ溝の近傍には、ソース電極がくるようにする。Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタでは、ゲート電極に電圧を印加した状態で、ドレイン電極に電圧を印加するのに対し、ソース電極は接地しておく。ＳＯＩ基板を用いたデバイスにおいて、トレンチ溝内にあるデバイス形成領域の外側は、接地した状態にある。もし、トレンチ溝近傍にドレイン電極があると、ドレイン電極に印加された電圧のポテンシャル曲線がトレンチ溝にかかることになる。例えば、トレンチ溝がシリコン酸化膜とポリシリコンで埋め込まれた場合、その後のプロセスの過程で酸化されたときの酸化の程度がポリシリコンの方が大きいため、トレンチ溝の上部でストレスが大きくなる現象がある。その結果、例えば５００Ｖクラスの高耐圧がドレイン電極に印加されるような場合、トレンチ溝の近傍にドレイン電極があるとトレンチ溝は印加された電圧の一部のポテンシャルを受けるため、破壊してしまう可能性がある。本実施例によれば、トレンチ溝近傍はソース電極を設けるので、トレンチ溝内の絶縁膜の破壊が防止される。
【００２２】
また、誘導負荷を有するスイッチング回路等を構成する場合に問題になる変位電流の発生源となるノイズが絶縁膜で充填されたトレンチ溝によって構成される容量を介してデバイス形成領域に伝搬する場合においても、トレンチ溝近傍にソース電極が設置されていれば、ソース領域で変位電流を受け取ることができるため、変位電流による誤動作が防止される。
【００２３】
また、図９（ｂ）に示したように、Ｎ型層１０１中にドレイン電極に接触する高濃度Ｎ型層６２を構成すれば、ドレイン抵抗が下がるので、オン抵抗はその分向上する。さらに、（実施例２）などで示したように、Ｐ型領域４１，４２が埋め込み酸化膜に接触するように構成すれば、変位電流による誤動作防止に有効である。
【００２４】
（実施例７）
図１０は、本発明の第七実施例である半導体集積回路に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｎ３）と高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｐ３）を示している。高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタは、（実施例６）で示したＮ型チャネルの横型ＭＯＳトランジスタのドレイン電極１６に接触する高濃度Ｎ型層６２にＰ型チャネルの横型ＭＯＳ電界トランジスタのＮ型領域５２，５３と同一工程で形成されたＮ型層５１を持つ。また、Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタは、リサーフ構造型であるが、トレンチ溝近傍にソース電極１０７がある。ソース電極をトレンチ溝近傍に構成することにより、誘導負荷を有するスイッチング回路等を構成する場合に問題になる変位電流の発生源となるノイズが絶縁膜で充填されたトレンチ溝によって構成される容量を介してデバイス形成領域に伝搬する場合においても、ソース領域で変位電流を受け取ることができるため、変位電流による誤動作が防止される。
【００２５】
また、Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタかつ／またはＰ型チャネルの横型ＭＯＳ電界効果トランジスタのソース領域であるＰ型領域４１，４２及びＮ型領域５２，５３が埋め込み酸化膜に接触するように構成されていれば変位電流の影響は小さくできる。また、Ｎ型層１０１，１０２やＰ型層８１，８２も埋め込み酸化膜に接触しても、問題にならない。
【００２６】
（実施例８）
図１１は、本発明の第八実施例である半導体集積回路に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｎ３）と高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｐ４）を示している。高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタは、（実施例７）で示したものと同じである。また、Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタは、リサーフ構造型であるが、トレンチ溝近傍にドレイン電極が設けられている。Ｐ型チャネルのＭＯＳ電界効果トランジスタでは、一般的にソース電極、及びゲート電極に電圧を印加して、ソース電位は高電位にしてドレイン電極は接地電位から高電位の任意の電位をとる。このため、高耐圧がソース電極及びドレイン電極に印加されても、トレンチ溝近傍にはドレイン電極が構成されていることにより、ドレインが接地電位のときトレンチ溝には電圧がかからないため、例えば５００Ｖという高耐圧がかかり、外部ノイズによる変位電流が問題にならない場合には、本実施例のように、Ｐ型の横型ＭＯＳ電界効果トランジスタは、トレンチ溝近傍にドレイン電極を構成した方が良い場合もある。
【００２７】
また、実施例７と同様にＰ型領域４１，４２及びＮ型領域５２，５３が埋め込み酸化膜に接触してもよいし、Ｎ型層１０１，１０２やＰ型層８１，８２も埋め込み酸化膜に接触してもよい。
【００２８】
（実施例９）
図１２（ａ)〜(ｄ），図１３（ｅ)〜(ｈ），図１４（ａ−１)（ｂ−１)（ｅ−１）は、本発明の第一実施例であるＮ型チャネルの横型ＭＯＳ電界効果トランジスタの製造方法を示した断面構造図である。まず、（ａ）に示すように、Ｎ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して積層されたＮ型のＳｉ基板１１上に例えば熱酸化法などによりシリコン酸化膜９１を例えば数十から数百ｎｍ成長させ、シリコン窒化膜９２を例えばＣＶＤ法などにより数十から数百ｎｍ堆積する。次に（ｂ）のようにシリコン窒化膜９２を加工する。シリコン窒化膜９２が残った場所が、デバイス形成領域であるいわゆるアクティブ領域となる。ここで、レジストなどをマスクとして、例えばリンイオンなどのＮ型不純物イオンを例えば数十ｋｅＶ程度のエネルギーで、１×１０12／cm2〜１×１０13／cm2 程度のドーズ量をイオン注入して、Ｎ型の不純物層１１１を形成する。ここで、（ｃ）に示すように例えば９００℃〜１１００℃程度の温度で酸化を行い、フィールド酸化膜２１を数千Å〜２万Å形成したのち、シリコン窒化膜９２を除去する。このとき、（ｂ）で形成したＮ型不純物層は拡散し、フィールド酸化膜下にＮ型層１０１が形成される。次に（ｄ）に示すようにゲート酸化膜を数十オングストローム〜千Å程度の厚さに形成後、ポリシリコンなどを数千Å堆積し、加工することにより、ゲート酸化膜３２とゲート電極３１を形成する。（ｅ）に示すように、例えばボロンイオンなどのＰ型の不純物イオン４９を例えば数十ｋｅＶ程度のエネルギーで、１×１０13／cm2〜１×１０14／cm2程度のドーズ量イオン注入してＰ型層４０を形成する。ここで、(ｆ)に示すように例えば９００℃〜１１００℃程度の温度で、数十分から数百分程度の拡散を施すことにより、Ｐ型領域４１を形成する。Ｎ型の拡散層１０１もそれとともに拡散する。ここで、（ｇ）に示すように、例えばヒ素イオンなどのＮ型不純物イオンを例えば数十ｋｅＶのエネルギーで、例えば１×１０15／cm2〜１×１０16／cm2のドーズ量で、また例えばボロンイオンやＢＦ２イオンなどのＰ型不純物イオンを数十ｋｅＶのエネルギーで例えば１×１０15／cm2〜１×１０16／cm2のドーズ量でイオン注入をし、高濃度Ｎ型層６１，６２と高濃度Ｐ型層７１を形成し、例えば８００℃〜１０００℃の温度で、数分から数十分程度の拡散を施したのち、Ｓｉ基板中にトレンチ溝１８を形成する。ここで、（ｈ）に示すようにトレンチ溝を例えばシリコン酸化膜等の絶縁膜で埋め込むとともに、例えばシリコン酸化膜等による層間絶縁膜２２を形成し、ソース電極及びドレイン電極形成位置、及びゲート電極形成位置にコンタクト穴を形成し、あとは公知の工程により配線を形成することにより、Ｎ型の横型ＭＯＳ電界効果トランジスタを得る。
【００２９】
本実施例において、（ｆ）で行った９００℃〜１１００℃程度の温度で、数十分から数百分程度の拡散の温度と時間を調節することにより、（実施例２）で述べた構造にすることができる。
【００３０】
また、（ａ−１）に示すように、Ｓｉ基板上１１にシリコン酸化膜９１を形成後、フォトレジスト９３によりＮ型層を形成したくない場所を保護後、例えば数十ｋｅＶ程度のエネルギーで、１×１０12／cm2〜１×１０13／cm2程度のドーズ量のイオン注入１１０を行うことにより、Ｎ型の不純物層１１１を形成する。ここで、（ｂ−１）に示すように、シリコン窒化膜９２を堆積後、（ｃ）以降の工程を進めば、図６（ａ）に示した構造を得る。ここで、上の説明と同様（ｆ）で行った９００℃〜１１００℃程度の温度で、数十分から数百分程度の拡散の温度と時間を調節することにより、図６（ｂ）で述べた構造にすることができる。
【００３１】
さらに、（ａ)〜(ｄ）までは上で述べたように形成し、（ｅ）で（ｅ−１）に示すように、Ｐ型不純物イオン４９をイオン注入して、Ｐ型層４０を形成するとともに、例えばリンイオンなどのＮ型不純物イオン５９をイオン注入して、Ｎ型層５０を同時に形成したのち、（ｆ）以降の工程を進めば、図６（ｃ）で述べた構造を得ることができる。
【００３２】
（実施例１０）
図１５（ａ)〜(ｄ），図１６（ｅ)〜(ｈ）に示したのは、本発明の第四実施例である半導体集積回路中に用いられる高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタ(Ｎ１)と高耐圧Ｐ型の横型ＭＯＳ電界効果トランジスタ（Ｐ１）をＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図である。(ａ)に示すように、Ｎ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して、Ｎ型のＳｉ基板１１があり、この上に例えばドライエッチング法などにより、Ｓｉ基板中にトレンチ溝を形成後、例えばＣＶＤ法などによりシリコン酸化膜やポリシリコン膜などの絶縁膜を堆積することにより、絶縁膜で充填されたトレンチ溝１４及びシリコン酸化膜９１を形成する。次に(ｂ)に示すようにシリコン窒化膜９２を例えばＣＶＤ法などにより数十から数百ｎｍ堆積後加工をする。ここで、例えばリンイオンなどのＮ型不純物イオン１１０を数十ｋｅＶで１×１０12／cm2〜１×１０13／cm2程度のドーズ量と、例えばボロンイオンなどのＰ型不純物イオン２１０を数十ｋｅＶで１×１０12／cm2〜１×１０13／cm2程度のドーズ量のイオン注入法により基板中に注入して、Ｎ型領域１１１とＰ型領域２１１を形成する。ここで（ｃ）に示すように、９００℃〜１１００℃の温度で酸化を行い、フィールド酸化膜２１を形成後、シリコン窒化膜を除去する。このとき(ｂ)で形成したＮ型領域１１１とＰ型領域２１１は拡散して、(ｃ)のＮ型層１０１，Ｐ型層８１となる。次に（ｄ）に示すようにゲート酸化膜と例えばポリシリコン膜を堆積後、加工を行いゲート酸化膜３２，３４とゲート電極３１，３３を形成する。ここで（ｅ）に示すように、例えばボロンイオンなどのＰ型不純物イオン４９を数十ｋｅＶで１×１０13／cm2〜１×１０14／cm2程度のドーズ量と例えばリンイオンなどのＮ型不純物イオン５９を数十ｋｅＶで１×１０13／cm2 〜１×１０14／cm2 程度のドーズ量のイオン注入をして、Ｐ型領域４０とＮ型領域５０を形成する。ここで、９００℃〜１１００℃程度の温度で、数十から数百分程度の拡散を施し、（ｆ）に示すようにＰ型領域４１とＮ型領域５１を形成する。次に、（ｇ）に示すように例えばヒ素イオンなどのＮ型不純物イオンを数十ｋｅＶで１×１０15／cm2〜１×１０16／cm2程度のドーズ量イオン注入して、高濃度Ｎ型層６１，６２，６３を、また例えばボロンイオンなどのＰ型不純物イオンをイオン注入して数十ｋｅＶで１×１０15／cm2〜１×１０16／cm2程度のドーズ量イオン注入して、高濃度Ｐ型層７１，７２，７３を形成する。ここで、層間絶縁膜２２を形成後、コンタクト穴を形成し、ソース電極１５，１０５，ドレイン電極１６，１０６を、及びゲート電極と配線との接続を行い、高耐圧Ｎ型の横型MOSトランジスタと高耐圧Ｐ型の横型ＭＯＳトランジスタを得る。
【００３３】
また、（ｆ）における拡散を、９００℃〜１１００℃程度の温度で、数十分から数百分程度の拡散の温度と時間を調節することにより、図１２で述べた構造にすることができることは言うまでもない。
【００３４】
（実施例１１）
図１７（ａ)〜(ｄ），図１８（ｄ)〜(ｆ），図１９（ｇ)〜(ｉ）に示したのは、本発明の第七実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｎ３）と高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタ（Ｐ３）をＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図である。（ａ）に示すようにＮ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して形成されたＮ型のＳｉ基板１１上に、例えば熱酸化法などによりシリコン酸化膜９１を例えば数十から数百ｎｍ成長させた後、シリコン窒化膜９２を例えばＣＶＤ法などにより数十から百数十ｎｍ堆積する。次に、（ｂ）に示すようにシリコン窒化膜を加工後、例えばリンなどのＮ型不純物イオン１１０を例えば数十ｋｅＶのエネルギーで、１×１０12／cm2 〜１×１０14／cm2 程度のドーズ量、またボロンイオンやＢＦ２イオンなどのＰ型不純物イオン２１０を例えば数十ｋｅＶのエネルギーで１×１０12／cm2 〜１×１０14／cm2 程度のドーズ量イオン注入することで、Ｓｉ基板中にＮ型層１１１とＰ型層２１１を形成する。ここで、９００℃〜１１００℃の温度で数十分から数百分酸化をしたのち、シリコン窒化膜を除去することで、（ｃ）に示すようにフィールド酸化膜２１を得る。ここで、（ｂ）で作成したＮ型層１１０やＰ型層２１０は、拡散してＮ型層１０１，１０２，Ｐ型層８１，８２となる。ここで、Ｓｉ基板中にドライエッチング法などによりトレンチ溝を形成し、ＣＶＤ法などにより溝を充填することで、（ｄ）に示すように絶縁膜で充填されたトレンチ溝１４を形成する。ここで（ｅ）に示すように、例えば８００℃から９００℃の温度で、熱酸化法によりゲート酸化膜及びＣＶＤ法により例えばポリシリコン膜を堆積後加工することにより、ゲート酸化膜３２，３４，３６，３８及びゲート電極３１，３３，３５，３７を形成する。ここで図（ｆ）に示すように、例えばリンイオンなどのＮ型不純物イオン５９及びボロンイオンやＢＦ２イオンなどのＰ型不純物イオン４９を数十ｋｅＶのエネルギーで１×１０13／cm2〜５×１０14／cm2 程度のドーズ量イオン注入することにより、Ｎ型層およびＰ型層を形成する。ここで図（ｇ）に示すように例えば９００℃から１１００℃程度の温度で、数十から数百分拡散を施すことで、Ｎ型の高耐圧横型ＭＯＳ電界効果トランジスタのＰ型領域４１，４２とＰ型の高耐圧横型ＭＯＳ電界効果トランジスタのＮ型領域５２，５３を形成する。このときドレイン電極の下に、Ｎ型の横型ＭＯＳ電界効果トランジスタには、Ｎ型領域５１がＰ型の横型ＭＯＳ電界効果トランジスタには、Ｐ型領域４１が形成される。次に図（ｈ）に示すように、ＭＯＳ電界効果トランジスタのソース電極及びドレイン電極に接触する高濃度Ｎ型層６１，６２，６３，６４，６５と高濃度Ｐ型層７１，７２，７３，７４，７５を作成する。次に図（ｉ）に示すように層間絶縁膜２２を形成後、コンタクト穴をあけて、Ｎ型チャネルＭＯＳ電界効果トランジスタのソース電極１５，１７、及びドレイン電極１６、Ｐ型チャネルＭＯＳ電界効果トランジスタのソース電極１０５，１０７、及びドレイン電極１０６を作成する。
【００３５】
（実施例１２）
図２０（ａ)〜(ｄ），図２１（ｅ)〜(ｈ），図２２（ｉ)(ｊ）に示したのは、高耐圧素子と低耐圧のＣＭＯＳ電界効果トランジスタが混載する例えば、パワーＩＣ等の半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと低圧系のＮ型チャネルのＭＯＳ電界効果トランジスタをＳＯＩ基板中に実現するための、製造方法を工程順に示した断面構造図である。（ａ）に示すようにＮ型またはＰ型のＳｉ基板１３上にシリコン酸化膜１２を介して形成されたＮ型のＳｉ基板１１中にトレンチ溝を形成し、シリコン酸化膜やポリシリコン膜等の絶縁膜で充填しＣＭＰ装置などを用いシリコンを平坦化し、絶縁膜で充填されたトレンチ溝１４とする。次に、例えば熱酸化法などによりシリコン酸化膜９１を例えば数十から数百ｎｍ成長させた後、シリコン窒化膜９２を例えばＣＶＤ法などにより数十から百数十ｎｍ堆積する。ここで（ｂ）に示すようにシリコン窒化膜を加工後、例えばリンなどのＮ型不純物イオン１１０を例えば数十ｋｅＶのエネルギーで、１×１０12／cm2〜１×１０14／cm2程度のドーズ量イオン注入することで、Ｓｉ基板中にＮ型層１１１を形成する。ここで９００℃〜１１００℃の温度で数十分から数百分酸化をしたのち、シリコン窒化膜を除去することで、（ｃ）に示すようにフィールド酸化膜２１を得る。ここで、（ｂ）で作成したＮ型層１１０は、拡散してＮ型層１０１，１０２となる。次に（ｄ）に示すように、例えば８００℃から９００℃の温度で、熱酸化法によりゲート酸化膜及びＣＶＤ法により例えばポリシリコン膜を堆積後、加工することにより高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタのゲート酸化膜３２，３４及びゲート電極３１，３３を形成する。次に図（ｅ）に示すように、例えばリンイオンなどのＮ型不純物イオン５９を、また例えばボロンイオンやＢＦ２イオンなどのＰ型不純物イオン４９を、数十ｋｅＶのエネルギーで１×１０13／cm2 〜５×１０14／cm2 程度のドーズ量イオン注入することにより、Ｎ型層およびＰ型層を形成する。ここで、例えば９００℃から１１００℃程度の温度で、数十から数百分拡散を施すことで、Ｎ型の高耐圧横型ＭＯＳ電界効果トランジスタのＰ型領域４１，４２を形成する。このとき、ドレイン電極の下に、Ｎ型の横型ＭＯＳ電界効果トランジスタには、Ｎ型領域５１が形成される。ここで（ｆ）に示すように、高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタのソース領域及びドレイン領域の高濃度Ｎ型層６１，６２，６３と高濃度Ｐ型層７１，７２を形成する。次に図（ｇ)に示すように例えばボロンイオンやＢＦ２イオンなどのＰ型不純物イオンを数百ｋｅＶのエネルギーでイオン注入して、９００℃〜１１００℃程度の温度で数十から百分程度の拡散を施すことによりＰ型ウェル４０１を形成する。次に例えば８００℃から９００℃の温度で、熱酸化法によりゲート酸化膜及びＣＶＤ法により例えばポリシリコン膜を堆積後加工することにより、低耐圧のＮ型ＭＯＳ電界効果トランジスタのゲート酸化膜３０２ゲート電極３０１を形成する。次に、 （ｉ）に示すように公知な技術を用いて、Ｎ型のソース，ドレイン領域を例えばＬＤＤ構造などの形にする。次に（ｊ）に示すように層間絶縁膜２２を例えばＣＶＤ法などにより堆積したのち、コンタクト穴をあけメタル電極を形成することで、高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタのドレイン電極１６，ソース電極１５，１７、そして低耐圧Ｎ型ＭＯＳ電界効果トランジスタのソース／ドレイン電極６０２，６０１を得る。
【００３６】
本実施例は高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと、低圧のＮ型チャネルＭＯＳ電界効果トランジスタの組み合わせの実施例を述べたが、他に組み合わさることができるものとしては、高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタに高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタ，低圧Ｎ型チャネルＭＯＳ電界効果トランジスタ，低圧Ｐ型チャネルＭＯＳ電界効果トランジスタ，バイポーラトランジスタ等さまざまに組み合わせることができる。
【００３７】
（実施例１３）
図２３に示したのは、本発明を実施するためのシステムの一例として、自動車のエンジン制御を行うエンジンコントロールユニットシステムのブロック図の一例を示したものである。自動車のエンジン制御では、インジェクタ，スロットルバルブ，クランク等からの信号（空気流量，空燃比，水温，排気温度，触媒温度，吸気圧，クランク角，エアコンスイッチ，スロットル開度等）を各種センサで検知して自動車コントロールユニットに送る。コントロールユニットでは、エンジンに最適な空燃比となるように制御し、コントロールユニットより高耐圧MOS電界効果トランジスタやＩＧＢＴ等を介して、インジェクタ，スロットルバルブ，クランク等に送られる。
【００３８】
エンジンコントロールユニットは、図中の３種類のブロックから成るがこれらが１チップで形成されることも、複数チップから構成されることもある。どの場合においても各種ドライバに関しては、高耐圧素子が用いられ、ここに本発明による高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタ，高耐圧Ｐ型の横型ＭＯＳ電界効果トランジスタを含むパワーＩＣ回路により実現することにより、そのチップサイズを大幅に縮小できる効果をもたらす。また、本発明はＳＯＩ基板のデバイス形成領域であるＳｉ層の薄膜化にも充分対応できるものであり、マイコン等も１チップに取り込む場合には、そのマイコンの性能もソース領域，ドレイン領域を埋め込み酸化膜に接触させることで寄生容量を除去でき高速化できる。
【００３９】
（実施例１４）
図２４に示したのは、本発明を実施するためのシステムの他の例としてブレーキ制御システムやサスペンション制御システム，トランスミッション制御システム等に用いられるエンジンコントロールユニットシステムのブロック図の一例を示したものである。自動車の車輪やブレーキ，スロットルからの信号（ブレーキ踏力，車輪速度，加速度等）を各種センサで検知して、自動車コントロールユニットに送る。コントロールユニットでは、車速，路面，ドライバーからのペダル操作に応じた制御をする信号をアクチュエーターに送る。アクチュエーターからは、高耐圧ＭＯＳ電界効果トランジスタやＩＧＢＴ等を介して、ブレーキ，スロットルバルブに伝えられる。
【００４０】
前実施例１３と同様に、各種ドライバに関しては、高耐圧素子が用いられここによる本発明の高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタ，高耐圧Ｐ型の横型ＭＯＳ電界効果トランジスタを含むパワーＩＣ回路により実現することにより、そのチップサイズを大幅に縮小できる。また、マイコン等も１チップに取り込む場合には、そのマイコンの性能もソース領域，ドレイン領域を埋め込み酸化膜に接触させることで高速化できる。
【００４１】
【発明の効果】
本発明により、デバイス形成領域がＮ型であるＳＯＩ基板上に作成する高耐圧Ｎ型の横型ＭＯＳ電界効果トランジスタに対して、デバイスサイズを大きく広げることなくオン状態での耐圧を定格以上確保することができる。
【図面の簡単な説明】
【図１】本発明の第一実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図２】従来技術としてあるデバイス形成領域がＮ型であるＳＯＩ基板上に形成された高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図３】従来技術としてあるデバイス形成領域がＰ型であるＳＯＩ基板上に形成された高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図４】本発明の第二実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図５】本発明の第二実施例である高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタのノイズに対する効果を現した図。
【図６】本発明の第三実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図７】本発明の第四実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを混載させた場合の断面構造図。
【図８】本発明の第五実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを混載させた場合の断面構造図。
【図９】本発明の第六実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタの断面構造図。
【図１０】本発明の第七実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを混載させた場合の断面構造図。
【図１１】本発明の第八実施例における高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを混載させた場合の断面構造図。
【図１２】本発明の第一実施例の高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するための製造方法を工程順に示した断面構造図。
【図１３】本発明の第一実施例の高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するための製造方法を工程順に示した断面構造図。
【図１４】本発明の第一実施例の高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するための製造方法を工程順に示した断面構造図。
【図１５】本発明の第四実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するための製造工程順に示した断面構造図。
【図１６】本発明の第四実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するための製造工程順に示した断面構造図。
【図１７】本発明の第七実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図１８】本発明の第七実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図１９】本発明の第七実施例である半導体集積回路中に用いられる高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図２０】高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと低圧系のＮ型チャネルのＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図２１】高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと低圧系のＮ型チャネルのＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図２２】高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタと低圧系のＮ型チャネルのＭＯＳ電界効果トランジスタをＳＯＩ基板上に実現するための、製造方法を工程順に示した断面構造図。
【図２３】本発明の高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するエンジンコントロールユニットのブロック図。
【図２４】本発明の高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタを実現するエンジンコントロールユニットのブロック図。
【符号の説明】
１１…Ｎ型のＳｉ基板、１２…埋め込みシリコン酸化膜、１３…Ｓｉ基板、１４…絶縁膜で充填されたトレンチ溝、１５…高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタのドレイン電極、１６…高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタのソース電極、１０５…高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタのソース電極、１０６…高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタのドレイン電極、１８…トレンチ溝、１９…Ｐ型Ｓｉ基板２１…フィールド酸化膜、２２…層間絶縁膜、３１，３３，３５，３７…ゲート酸化膜、３２，３４，３６，３８…ゲート電極、４１，４２…高耐圧Ｎ型チャネルの横型ＭＯＳ電界効果トランジスタのＰ型領域（ｐ−body層）、４９…Ｐ型不純物イオン、５１，５２，５３…高耐圧Ｐ型チャネルの横型ＭＯＳ電界効果トランジスタのＮ型領域(ｎ−body層)、５９…Ｎ型不純物イオン、６１，６２，６３，６４…高濃度Ｎ型層、７１，７２，７３，７４…高濃度Ｐ型層、８１，８２…Ｐ型のドリフト層、１０１，１０２…Ｎ型のドリフト層、１１０…Ｎ型不純物イオン、１１１…Ｎ型層、３０１…低耐圧ＣＭＯＳ電界効果トランジスタのゲート電極、３０２…低耐圧ＣＭＯＳ電界効果トランジスタのゲート酸化膜、４０１…Ｐ型のウェル領域、５０１…低耐圧ＣＭＯＳ電界効果トランジスタのソース／ドレイン電極、６０１，６０２…低耐圧ＣＭＯＳ電界効果トランジスタのソース／ドレイン領域。

Claims (3)

  1. デバイス形成領域が第１導電型であるＳＯＩ(Silicon On Insulator)基板中に、ソース電極に接する第１導電型及び第２導電型の半導体層と、
    前記ソース電極に接する第２導電型の半導体層に接触するゲート絶縁膜／ゲート電極と、
    前記ゲート電極に接触するフィールド絶縁膜を介して、横方向に配置されたドレイン電極に接する第２導電型の半導体層と、
    前記ソース電極に接する第１導電型及び第２導電型の半導体層かつ前記ゲート絶縁膜に接触する第１導電型層からなるbody層を有する絶縁ゲート電界効果トランジスタにおいて、
    前記ゲート絶縁膜の一部及び前記フィールド絶縁膜に接触し、かつ、前記ドレイン電極に接する第２導電型の半導体層に接触する第２導電型の半導体層が前記ＳＯＩ基板の埋め込み絶縁膜に接触しない深さで、かつ、前記デバイス形成領域とＰＮ接合を形成できる深さを有する前記絶縁ゲート電界効果トランジスタと、
    前記絶縁ゲート電界効果トランジスタと異なる他の絶縁ゲート電界効果トランジスタとを有し、
    前記他の絶縁ゲート電界効果トランジスタは、
    前記ＳＯＩ基板中に、他のソース電極に接する第１導電型及び第２導電型の半導体層と、
    前記他のソース電極に接する第１導電型の半導体層に接触する他のゲート絶縁膜／ゲート電極と、
    前記他のゲート電極に接触する他のフィールド絶縁膜を介して、横方向に配置された他のドレイン電極に接する第１導電型の半導体層と、
    前記他のソース電極に接する第１導電型及び第２導電型の半導体層かつ前記他のゲート絶縁膜に接触している第２導電型層からなる body 層と、
    前記他のゲート絶縁膜の一部及び前記他のフィールド絶縁膜に接触し、前記ドレイン電極に接する第１導電型の半導体層に接触するまで、前記デバイス形成領域の不純物濃度よりも高い不純物濃度の第１導電型の領域を有する半導体集積回路。
  2. 請求項１において、前記他のソース電極に接する第１導電型及び第２導電型の半導体層に接触する前記第２導電型層が、前記ＳＯＩ基板の埋め込み絶縁膜と接触する半導体集積回路。
  3. 請求項１または２において、前記他のドレイン電極に接する第１導電型の半導体層が、前記第１導電型の領域中に在る半導体集積回路。
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