JP3168763B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は、電流検出機能を有する
電力用の半導体装置に関する。
電力用の半導体装置に関する。
【０００２】
【従来の技術】電力用半導体装置は例えばモータを駆動
する電流のような電力レベルの電流を流すように設計さ
れた素子であり、通電電流の監視，過大電流の検出等の
目的から素子あるいは負荷回路を流れる電流を検出する
要求があり、電流検出機能を内蔵した素子が種々提案さ
れている。
する電流のような電力レベルの電流を流すように設計さ
れた素子であり、通電電流の監視，過大電流の検出等の
目的から素子あるいは負荷回路を流れる電流を検出する
要求があり、電流検出機能を内蔵した素子が種々提案さ
れている。
【０００３】ＵＳＰ４７８３６９０号公報は、ウエル領
域としてゲート電極直下に達しない横幅をもち主として
ソース領域のパンチスルー抑止などを行う深いウエル領
域と、この深いウエル領域より浅くかつゲート電極直下
のチャンネル領域に達してそのしきい値電圧を規定する
チャンネルウエル領域とを有する縦型の二重拡散型絶縁
ゲートトランジスタ（ＤＭＯＳセル）を複数集積してな
る電力用半導体素子を開示している。この素子は、上記
したＤＭＯＳセルを複数集積化してなる主電流部と、こ
の主電流部と同様に上記ＤＭＯＳセルを複数集積化した
構造を有し、素子に流れる電流の一部を分配させて電流
検出を行うようにさせた電流検出部とを有しており、こ
れら両部は基板をドレインとして共通とし、ゲート電極
には同一電位を付与し、ソース領域をそれぞれ異なるチ
ャンネルウエル領域に内蔵し、ソース電極を各部に応じ
て区分することで構成される。そして、これら両部のＤ
ＭＯＳセルは同一チップ上に同一プロセスで同一形状に
形成されるので、電流検出部を構成するＤＭＯＳセルの
電流をソースホロワ抵抗により検出すれば、主電流部の
電流を推定することができる。
域としてゲート電極直下に達しない横幅をもち主として
ソース領域のパンチスルー抑止などを行う深いウエル領
域と、この深いウエル領域より浅くかつゲート電極直下
のチャンネル領域に達してそのしきい値電圧を規定する
チャンネルウエル領域とを有する縦型の二重拡散型絶縁
ゲートトランジスタ（ＤＭＯＳセル）を複数集積してな
る電力用半導体素子を開示している。この素子は、上記
したＤＭＯＳセルを複数集積化してなる主電流部と、こ
の主電流部と同様に上記ＤＭＯＳセルを複数集積化した
構造を有し、素子に流れる電流の一部を分配させて電流
検出を行うようにさせた電流検出部とを有しており、こ
れら両部は基板をドレインとして共通とし、ゲート電極
には同一電位を付与し、ソース領域をそれぞれ異なるチ
ャンネルウエル領域に内蔵し、ソース電極を各部に応じ
て区分することで構成される。そして、これら両部のＤ
ＭＯＳセルは同一チップ上に同一プロセスで同一形状に
形成されるので、電流検出部を構成するＤＭＯＳセルの
電流をソースホロワ抵抗により検出すれば、主電流部の
電流を推定することができる。
【０００４】
【発明が解決しようとする課題】ところで電力用半導体
装置の使用時においてそのドレイン電極には、サージ電
圧やリアクタンス負荷駆動時のフライバック電圧が印加
される。この過大電圧から素子を保護するために、ドレ
インおよびウエル領域間のＰＮ接合により素子内部に寄
生的に構成されるダイオードを降伏させて、印加電圧値
を素子の安全動作領域の範囲内で固定することが行われ
ている。
装置の使用時においてそのドレイン電極には、サージ電
圧やリアクタンス負荷駆動時のフライバック電圧が印加
される。この過大電圧から素子を保護するために、ドレ
インおよびウエル領域間のＰＮ接合により素子内部に寄
生的に構成されるダイオードを降伏させて、印加電圧値
を素子の安全動作領域の範囲内で固定することが行われ
ている。
【０００５】しかしながら、上記した電流検出機能を備
えた半導体装置では、電流検出部のウエル領域と主電流
部のウエル領域とが同一形状，同一プロセスにより形成
されているため、両ウエル領域の縦方向のリーチスルー
電圧は等しく、主電流部でリーチスルーが生じれば、そ
れと同時に電流検出部でもリーチスルーが生じることと
なる。したがって、主電流部のＤＭＯＳセルに比べて電
流許容レベルの低い電流検出部のＤＭＯＳセルにおいて
破壊が発生する可能性があった。
えた半導体装置では、電流検出部のウエル領域と主電流
部のウエル領域とが同一形状，同一プロセスにより形成
されているため、両ウエル領域の縦方向のリーチスルー
電圧は等しく、主電流部でリーチスルーが生じれば、そ
れと同時に電流検出部でもリーチスルーが生じることと
なる。したがって、主電流部のＤＭＯＳセルに比べて電
流許容レベルの低い電流検出部のＤＭＯＳセルにおいて
破壊が発生する可能性があった。
【０００６】本発明は上記問題点に鑑みてなされたもの
であり、電流検出部における降伏耐圧を主電流部のそれ
に比べて向上させることにより、電流検出部における破
壊を防止するようにした半導体装置を提供することを、
その目的としている。
であり、電流検出部における降伏耐圧を主電流部のそれ
に比べて向上させることにより、電流検出部における破
壊を防止するようにした半導体装置を提供することを、
その目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
表面に低濃度の第１導電型の層を有する高濃度の第１導
電型の半導体基板と、前記層の表面部に互いに離れて形
成された第２導電型の主ウエル領域及び副ウエル領域
と、前記主ウエル領域の表面部に形成され主電流部の表
面電極領域を構成する高濃度の第１導電型領域と、前記
副ウエル領域の表面部に形成され前記主電流部電流検出
用の検出部の表面電極領域を構成する高濃度の第１導電
型領域とを備える電力用の半導体装置であって、前記副
ウエル領域が前記主ウエル領域よりも浅く形成されてい
ることを特徴としている。
表面に低濃度の第１導電型の層を有する高濃度の第１導
電型の半導体基板と、前記層の表面部に互いに離れて形
成された第２導電型の主ウエル領域及び副ウエル領域
と、前記主ウエル領域の表面部に形成され主電流部の表
面電極領域を構成する高濃度の第１導電型領域と、前記
副ウエル領域の表面部に形成され前記主電流部電流検出
用の検出部の表面電極領域を構成する高濃度の第１導電
型領域とを備える電力用の半導体装置であって、前記副
ウエル領域が前記主ウエル領域よりも浅く形成されてい
ることを特徴としている。
【０００８】また本発明の半導体装置の製造方法は、表
面に低濃度の第１導電型の層を有する高濃度の第１導電
型の半導体基板を準備し、所定開口を有するマスクを用
いての前記層の表面部への不純物のイオン注入により互
いに離れて第２導電型の主ウエル領域及び副ウエル領域
を形成するウエル形成工程と、前記主ウエル領域の表面
部に主電流部の表面電極領域を構成する高濃度の第１導
電型領域を形成し、前記副ウエル領域の表面部に前記主
電流部電流検出用の検出部の表面電極領域を構成する高
濃度の第１導電型領域を形成する表面電極領域形成工程
とを備え、前記ウエル形成工程において用いる前記マス
クとして、前記副ウエル領域形成のためのマスク開口が
前記主ウエル領域形成のためのマスク開口よりも狭幅と
されたものを用いるようにしたことを特徴としている。
面に低濃度の第１導電型の層を有する高濃度の第１導電
型の半導体基板を準備し、所定開口を有するマスクを用
いての前記層の表面部への不純物のイオン注入により互
いに離れて第２導電型の主ウエル領域及び副ウエル領域
を形成するウエル形成工程と、前記主ウエル領域の表面
部に主電流部の表面電極領域を構成する高濃度の第１導
電型領域を形成し、前記副ウエル領域の表面部に前記主
電流部電流検出用の検出部の表面電極領域を構成する高
濃度の第１導電型領域を形成する表面電極領域形成工程
とを備え、前記ウエル形成工程において用いる前記マス
クとして、前記副ウエル領域形成のためのマスク開口が
前記主ウエル領域形成のためのマスク開口よりも狭幅と
されたものを用いるようにしたことを特徴としている。
【０００９】
【作用】本発明の半導体装置には、主ウエル領域，副ウ
エル領域が設定され、各々にて主電流部，検出部が構成
される。すなわち、これら検出部及び主電流部は基板を
共通電極とし、主電流部の他電極は主ウエル領域の表面
部に、検出部の他電極は副ウエル領域の表面部に形成さ
れる。
エル領域が設定され、各々にて主電流部，検出部が構成
される。すなわち、これら検出部及び主電流部は基板を
共通電極とし、主電流部の他電極は主ウエル領域の表面
部に、検出部の他電極は副ウエル領域の表面部に形成さ
れる。
【００１０】これら主，副ウエル領域と層との間に形成
される接合空乏層が高濃度の基板に達した後、さらに
主，副ウエル領域と層との間の逆バイアス電圧が増大す
ると空乏層電界の増大によりブレークダウンが発生す
る。この現象はたとえばユニポーラ型の縦型ＭＯＳＦＥ
Ｔではリーチスルーとして知られている。
される接合空乏層が高濃度の基板に達した後、さらに
主，副ウエル領域と層との間の逆バイアス電圧が増大す
ると空乏層電界の増大によりブレークダウンが発生す
る。この現象はたとえばユニポーラ型の縦型ＭＯＳＦＥ
Ｔではリーチスルーとして知られている。
【００１１】本発明では副ウエル領域は主ウエル領域よ
りも浅く形成されているので、素子のブレークダウンは
ウエル領域と基板との間の距離がより短い主電流部にお
いてまず先に生じ、上記距離がより長い検出部において
は後で生じることになる。
りも浅く形成されているので、素子のブレークダウンは
ウエル領域と基板との間の距離がより短い主電流部にお
いてまず先に生じ、上記距離がより長い検出部において
は後で生じることになる。
【００１２】
【発明の効果】以上説明したように本発明の半導体装置
は、副ウエル領域は主ウエル領域よりも浅く形成されて
いるので、言い換えれば、検出部における副ウエル領域
直下の層の厚さが主電流部における主ウエル領域直下の
層の厚さより厚いので、電流許容量が小さい検出部にお
ける降伏耐圧は増大され、その結果、装置にサージ電圧
等の過大電圧が印加されても検出部における早期の破壊
を防止することができ、高い信頼性を実現することがで
きる。
は、副ウエル領域は主ウエル領域よりも浅く形成されて
いるので、言い換えれば、検出部における副ウエル領域
直下の層の厚さが主電流部における主ウエル領域直下の
層の厚さより厚いので、電流許容量が小さい検出部にお
ける降伏耐圧は増大され、その結果、装置にサージ電圧
等の過大電圧が印加されても検出部における早期の破壊
を防止することができ、高い信頼性を実現することがで
きる。
【００１３】また本発明の半導体装置の製造方法によれ
ば、ウエル領域形成用マスクにおいて、副ウエル領域形
成のための開口幅を主ウエル領域形成のための開口幅よ
りも狭小とすることのみで、上記構造が実現でき、工程
を増加することなく、検出部の耐圧を向上させることが
できる。
ば、ウエル領域形成用マスクにおいて、副ウエル領域形
成のための開口幅を主ウエル領域形成のための開口幅よ
りも狭小とすることのみで、上記構造が実現でき、工程
を増加することなく、検出部の耐圧を向上させることが
できる。
【００１４】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。本発明の第１実施例を示す断面図を図１に示
す。
明する。本発明の第１実施例を示す断面図を図１に示
す。
【００１５】この半導体装置において、１はＮ+ シリコ
ン基板（半導体基板）、２はＮ- エピタキシャル層、３
１は主電流部の深いＰ- ウエル領域（本発明でいう主ウ
エル領域の底部を規定する）、３２は主電流部と検出部
とを分離するＰ- 輪状ウエル領域、３３は電流検出部の
深いＰ- ウエル領域（本発明でいう副ウエル領域の底部
を規定する）、４１は主電流部のＰ- チャンネルウエル
領域（本発明でいう主ウエル領域の一部となる）、４２
は検出部のＰ- チャンネルウエル領域（本発明でいう副
ウエル領域の一部となる）、５１は主電流部を構成する
ＤＭＯＳセルのＮ+ ソース領域（本発明でいう表面電極
領域）、５２は検出部を構成するＤＭＯＳセルのＮ+ ソ
ース領域（本発明でいう表面電極領域）、６はＰ+ コン
タクト領域、７はドープポリシリコンからなるゲート電
極、８１はシリコン酸化膜からなるゲート絶縁膜、８２
は厚いシリコン酸化膜、８３はＢＰＳＧ等よりなる層間
絶縁膜、９１，９２はアルミニウムからなる電極部であ
る。
ン基板（半導体基板）、２はＮ- エピタキシャル層、３
１は主電流部の深いＰ- ウエル領域（本発明でいう主ウ
エル領域の底部を規定する）、３２は主電流部と検出部
とを分離するＰ- 輪状ウエル領域、３３は電流検出部の
深いＰ- ウエル領域（本発明でいう副ウエル領域の底部
を規定する）、４１は主電流部のＰ- チャンネルウエル
領域（本発明でいう主ウエル領域の一部となる）、４２
は検出部のＰ- チャンネルウエル領域（本発明でいう副
ウエル領域の一部となる）、５１は主電流部を構成する
ＤＭＯＳセルのＮ+ ソース領域（本発明でいう表面電極
領域）、５２は検出部を構成するＤＭＯＳセルのＮ+ ソ
ース領域（本発明でいう表面電極領域）、６はＰ+ コン
タクト領域、７はドープポリシリコンからなるゲート電
極、８１はシリコン酸化膜からなるゲート絶縁膜、８２
は厚いシリコン酸化膜、８３はＢＰＳＧ等よりなる層間
絶縁膜、９１，９２はアルミニウムからなる電極部であ
る。
【００１６】Ｎ+ ソース領域５１は主電流部用の主ウエ
ル領域，即ちＰ- ウエル領域３１およびＰ- チャンネル
ウエル領域４１からなるＰ- ウエルの表面部に、該Ｐ-
チャンネルウエル領域４１とともに、ゲート電極７の開
口部からの二重イオン注入により形成されている。一
方、Ｎ+ ソース領域５２は検出部用の副ウエル領域，即
ちＰ- ウエル領域３３およびＰ- チャンネルウエル領域
４２からなるＰ- ウエルの表面部に、該Ｐ- チャンネル
ウエル領域４２とともにゲート電極７の開口部からの上
記二重イオン注入により形成されている。なお、Ｐ- 輪
状ウエル領域３２は深いＰ- ウエル領域３１，３３と同
時に形成されている。
ル領域，即ちＰ- ウエル領域３１およびＰ- チャンネル
ウエル領域４１からなるＰ- ウエルの表面部に、該Ｐ-
チャンネルウエル領域４１とともに、ゲート電極７の開
口部からの二重イオン注入により形成されている。一
方、Ｎ+ ソース領域５２は検出部用の副ウエル領域，即
ちＰ- ウエル領域３３およびＰ- チャンネルウエル領域
４２からなるＰ- ウエルの表面部に、該Ｐ- チャンネル
ウエル領域４２とともにゲート電極７の開口部からの上
記二重イオン注入により形成されている。なお、Ｐ- 輪
状ウエル領域３２は深いＰ- ウエル領域３１，３３と同
時に形成されている。
【００１７】この実施例では、検出部の深いＰ- ウエル
領域３３の深さは約３．４μｍ、主電流部の深いＰ- ウ
エル領域３１の深さは約３．６μｍとされている。これ
により、Ｐ- ウエル領域３３のリーチスルー耐圧をＰ-
ウエル領域３１のリーチスルー耐圧に比べて高く設定し
ている。
領域３３の深さは約３．４μｍ、主電流部の深いＰ- ウ
エル領域３１の深さは約３．６μｍとされている。これ
により、Ｐ- ウエル領域３３のリーチスルー耐圧をＰ-
ウエル領域３１のリーチスルー耐圧に比べて高く設定し
ている。
【００１８】この実施例ではチップ上には多数のＤＭＯ
Ｓセルが配設され、電流検出のための検出部は平面形状
が略正方形であるチャンネルウエル領域４２を少数有
し、その上方には略正方形の二重イオン注入用開口をも
つ格子パターンのゲート電極７が形成されている。ま
た、主電流制御用の主電流部は平面形状が略正方形であ
る多数のチャンネルウエル領域４１を有し、各チャンネ
ルウエル領域４１の上方にも多数の略正方形の二重イオ
ン注入用開口をもつ格子パターンのゲート電極７が形成
されている。そして、これら主電流部，検出部のゲート
電極７に同一電位を付与すべく、両部のゲート電極７は
接続形成されている。
Ｓセルが配設され、電流検出のための検出部は平面形状
が略正方形であるチャンネルウエル領域４２を少数有
し、その上方には略正方形の二重イオン注入用開口をも
つ格子パターンのゲート電極７が形成されている。ま
た、主電流制御用の主電流部は平面形状が略正方形であ
る多数のチャンネルウエル領域４１を有し、各チャンネ
ルウエル領域４１の上方にも多数の略正方形の二重イオ
ン注入用開口をもつ格子パターンのゲート電極７が形成
されている。そして、これら主電流部，検出部のゲート
電極７に同一電位を付与すべく、両部のゲート電極７は
接続形成されている。
【００１９】以下、上記装置の製造工程を図２から図５
及び図１を参照して詳述する。まず図２に示すように、
比抵抗０．０２Ω・ｃｍ以下のＮ+ シリコン基板１を用
意し、その上に０．５〜１．０×１０16原子／ｃｍ3 の
Ｎ- エピタキシャル層２を７〜１５μｍの厚さに形成す
る。その後、Ｎ- エピタキシャル層２上にシリコン酸化
膜１００を７０００オングストローム程度形成する。次
に、深いＰ- ウエル領域３１，３２，３３形成のため
に、シリコン酸化膜１００のフォトエッチングを行って
開口溝１１、１２、１３を形成した後、ボロンを３×１
０13dose／cm角，６０ｋｅＶの条件でイオン注入する。
及び図１を参照して詳述する。まず図２に示すように、
比抵抗０．０２Ω・ｃｍ以下のＮ+ シリコン基板１を用
意し、その上に０．５〜１．０×１０16原子／ｃｍ3 の
Ｎ- エピタキシャル層２を７〜１５μｍの厚さに形成す
る。その後、Ｎ- エピタキシャル層２上にシリコン酸化
膜１００を７０００オングストローム程度形成する。次
に、深いＰ- ウエル領域３１，３２，３３形成のため
に、シリコン酸化膜１００のフォトエッチングを行って
開口溝１１、１２、１３を形成した後、ボロンを３×１
０13dose／cm角，６０ｋｅＶの条件でイオン注入する。
【００２０】次に図３に示すように、ドライブイン（１
１７０℃、４時間、Ｎ2 ）を行い、深いＰ- ウェル領域
３１，３３及びＰ- 輪状ウエル領域３２を形成する。こ
の時、シリコン酸化膜１００に設けたウエル領域３１用
の開口溝１１の溝幅は３．６μｍ、ウエル領域３３用の
開口溝１３の溝幅は２．０μｍとした。このようにする
と、上記したように検出部の深いＰ- ウエル領域３３の
深さは約３．４μｍ、主電流部の深いＰ- ウエル領域３
１の深さは約３．６μｍとなる。なお、Ｐ- 輪状ウエル
領域３２は検出部すなわちＰ- ウエル領域３３を所定間
隔を隔てて略矩形リング状に囲んでいる。
１７０℃、４時間、Ｎ2 ）を行い、深いＰ- ウェル領域
３１，３３及びＰ- 輪状ウエル領域３２を形成する。こ
の時、シリコン酸化膜１００に設けたウエル領域３１用
の開口溝１１の溝幅は３．６μｍ、ウエル領域３３用の
開口溝１３の溝幅は２．０μｍとした。このようにする
と、上記したように検出部の深いＰ- ウエル領域３３の
深さは約３．４μｍ、主電流部の深いＰ- ウエル領域３
１の深さは約３．６μｍとなる。なお、Ｐ- 輪状ウエル
領域３２は検出部すなわちＰ- ウエル領域３３を所定間
隔を隔てて略矩形リング状に囲んでいる。
【００２１】次に図４に示すように、シリコン酸化膜１
００を除去し、その後、９０００オングストローム程度
の厚いシリコン酸化膜（フィールド酸化膜）８２を形成
し、Ｐ- ウエル領域３２の上を残して他の部分を除去
し、その後、約６００オングストロームのゲート絶縁膜
８１を熱酸化法により形成する。
００を除去し、その後、９０００オングストローム程度
の厚いシリコン酸化膜（フィールド酸化膜）８２を形成
し、Ｐ- ウエル領域３２の上を残して他の部分を除去
し、その後、約６００オングストロームのゲート絶縁膜
８１を熱酸化法により形成する。
【００２２】次に図５に示すように、ＬＰＣＶＤ法によ
り５０００〜１００００Å程度堆積しリン拡散を行った
ポリシリコン膜をフォトエッチングしてゲート電極７を
形成する。ここで、ゲート電極７は、主電流部領域にお
いてウエル領域３１を囲む形状の開口７１を有する。ま
たゲート電極７は検出部領域においてウエル領域３３を
囲む形状の開口７２を有する。
り５０００〜１００００Å程度堆積しリン拡散を行った
ポリシリコン膜をフォトエッチングしてゲート電極７を
形成する。ここで、ゲート電極７は、主電流部領域にお
いてウエル領域３１を囲む形状の開口７１を有する。ま
たゲート電極７は検出部領域においてウエル領域３３を
囲む形状の開口７２を有する。
【００２３】次に図１に示すように、ボロンを６×１０
13〜９×１０13dose／cm角，４０ｋｅＶの条件でイオン
注入を行い、さらにドライブインを１１７０℃，６０分
程度行い、Ｐ- チャンネルウエル領域４１，４２を形成
する。次に、フォトリソグラフィによりパターニングを
したマスクを用いてリンのイオン注入を行い、Ｐ- ウエ
ル領域４１の表面にＮ+ 領域５１を形成し、Ｐ- ウエル
領域４２の表面にＮ+領域５２を形成する。次に、上記
マスクを除去してボロンのイオン注入を行い、ウエル領
域４１，４２の表面中央部にウエルコンタクト用のＰ+
領域６を形成する。そして、Ｎ2 雰囲気中でアニールを
行い、これらＮ+ ソース領域５１，５２及びＰ+ コンタ
クト領域６を活性化する。なお、Ｎ+ 領域５１，５２の
ゲート電極側の端部は上記マスクの形状によらずゲート
電極７の端部により規定され、その結果、ゲート電極下
のＤＭＯＳチャンネル長はＰ- チャネルウェルとＮ+ の
２回のイオン注入の横方向広がりの差により決定され
る。次に、全面にＢＰＳＧ膜からなる層間絶縁膜８３を
ＣＶＤにより堆積するとともに、フォトリソグラフィに
より層間絶縁膜８３の所定領域を除去して、コンタクト
用の開口を形成する。そして、アルミニウムからなるソ
ース電極部９１，９２を形成し、また図示しない部位に
おける開口を通じてゲート電極７と接続されるゲート電
極パッド部（図示せず）を形成する。そして基板１裏面
側にＴｉ／Ｎｉ／Ａｕからなるドレイン電極部（図示せ
ず）を形成する。このようにして、図１に示す縦型ＤＭ
ＯＳパワートランジスタを集積化した半導体装置が完成
する。
13〜９×１０13dose／cm角，４０ｋｅＶの条件でイオン
注入を行い、さらにドライブインを１１７０℃，６０分
程度行い、Ｐ- チャンネルウエル領域４１，４２を形成
する。次に、フォトリソグラフィによりパターニングを
したマスクを用いてリンのイオン注入を行い、Ｐ- ウエ
ル領域４１の表面にＮ+ 領域５１を形成し、Ｐ- ウエル
領域４２の表面にＮ+領域５２を形成する。次に、上記
マスクを除去してボロンのイオン注入を行い、ウエル領
域４１，４２の表面中央部にウエルコンタクト用のＰ+
領域６を形成する。そして、Ｎ2 雰囲気中でアニールを
行い、これらＮ+ ソース領域５１，５２及びＰ+ コンタ
クト領域６を活性化する。なお、Ｎ+ 領域５１，５２の
ゲート電極側の端部は上記マスクの形状によらずゲート
電極７の端部により規定され、その結果、ゲート電極下
のＤＭＯＳチャンネル長はＰ- チャネルウェルとＮ+ の
２回のイオン注入の横方向広がりの差により決定され
る。次に、全面にＢＰＳＧ膜からなる層間絶縁膜８３を
ＣＶＤにより堆積するとともに、フォトリソグラフィに
より層間絶縁膜８３の所定領域を除去して、コンタクト
用の開口を形成する。そして、アルミニウムからなるソ
ース電極部９１，９２を形成し、また図示しない部位に
おける開口を通じてゲート電極７と接続されるゲート電
極パッド部（図示せず）を形成する。そして基板１裏面
側にＴｉ／Ｎｉ／Ａｕからなるドレイン電極部（図示せ
ず）を形成する。このようにして、図１に示す縦型ＤＭ
ＯＳパワートランジスタを集積化した半導体装置が完成
する。
【００２４】以下、この装置の作動を説明する。ソース
電極部９１を接地し、基板１を不図示のドレイン電極部
及び負荷を通じて正電位電源に接続する。ここで主電流
部および検出部共通のゲート電極７に正の共通制御電圧
を印加すると、ソース領域５１はウエル領域４１表面の
Ｎ型チャンネルを通じて、一方ソース領域５２はウエル
領域４２表面のＮ型チャンネルを通じて、Ｎ+ 基板１に
導通する。ウエル領域４１はソース領域５１と、ウエル
領域４２はソース領域５２と同一電位にバイアスされて
いる。したがって、検出部のＤＭＯＳセルと主電流部の
ＤＭＯＳセルとは、しきい値電圧Ｖｔやチャンネルの相
互コンダクタンスがほぼ等しくなるので、ソース領域５
２を低抵抗を通じて接地すればソース領域５２の電位は
主電流部の電流に比例する値となり、主電流部の電流検
出が実現できる。なお、Ｐ- 輪状ウエル領域３２は、主
電流部と検出部との間のエピタキシャル層２表面に空乏
層電界が集中してブレークダウンが生じるのを防止す
る。また、ソース電極９１，９２の端部は厚いシリコン
酸化膜８３の上方に形成されているので、この電極９
１，９２の端部に熱ストレスによりクラックが生じても
クラックがＰ- ウエル領域３２に達するのが抑止され
る。
電極部９１を接地し、基板１を不図示のドレイン電極部
及び負荷を通じて正電位電源に接続する。ここで主電流
部および検出部共通のゲート電極７に正の共通制御電圧
を印加すると、ソース領域５１はウエル領域４１表面の
Ｎ型チャンネルを通じて、一方ソース領域５２はウエル
領域４２表面のＮ型チャンネルを通じて、Ｎ+ 基板１に
導通する。ウエル領域４１はソース領域５１と、ウエル
領域４２はソース領域５２と同一電位にバイアスされて
いる。したがって、検出部のＤＭＯＳセルと主電流部の
ＤＭＯＳセルとは、しきい値電圧Ｖｔやチャンネルの相
互コンダクタンスがほぼ等しくなるので、ソース領域５
２を低抵抗を通じて接地すればソース領域５２の電位は
主電流部の電流に比例する値となり、主電流部の電流検
出が実現できる。なお、Ｐ- 輪状ウエル領域３２は、主
電流部と検出部との間のエピタキシャル層２表面に空乏
層電界が集中してブレークダウンが生じるのを防止す
る。また、ソース電極９１，９２の端部は厚いシリコン
酸化膜８３の上方に形成されているので、この電極９
１，９２の端部に熱ストレスによりクラックが生じても
クラックがＰ- ウエル領域３２に達するのが抑止され
る。
【００２５】例えば負荷としてモータ等のリアクタンス
負荷を駆動制御する場合、素子のターンオフ時に負荷回
路に高いスパイク電圧が誘起され、装置のウエル領域３
１，３３およびエピタキシャル層２のなすＰＮ接合を逆
バイアスする。これにより、低濃度であるエピタキシャ
ル層２側に該ＰＮ接合から空乏層が伸び、Ｎ+ 基板１に
到達しＰＮ接合面における電界を上昇させ、いわゆるリ
ーチスルーと呼ばれるアバランシェ降伏が発生される
が、上述したようにこの実施例では、検出部のウエル領
域３３の底部が主電流部のウエル領域３１の底部より浅
くなるようにされているため、上記リーチスルーは主電
流部において先に発生することになる。したがって、検
出部側で降伏することはなくなり、許容耐量の小さい該
検出部が破壊に至ることは防止される。
負荷を駆動制御する場合、素子のターンオフ時に負荷回
路に高いスパイク電圧が誘起され、装置のウエル領域３
１，３３およびエピタキシャル層２のなすＰＮ接合を逆
バイアスする。これにより、低濃度であるエピタキシャ
ル層２側に該ＰＮ接合から空乏層が伸び、Ｎ+ 基板１に
到達しＰＮ接合面における電界を上昇させ、いわゆるリ
ーチスルーと呼ばれるアバランシェ降伏が発生される
が、上述したようにこの実施例では、検出部のウエル領
域３３の底部が主電流部のウエル領域３１の底部より浅
くなるようにされているため、上記リーチスルーは主電
流部において先に発生することになる。したがって、検
出部側で降伏することはなくなり、許容耐量の小さい該
検出部が破壊に至ることは防止される。
【００２６】また上述したようにこの実施例では、マス
クであるシリコン酸化膜１００に広狭二種類の開口溝幅
を有する開口１１，１３を設けてボロンイオン注入を行
い、次いでドライブインを行うことにより、浅深二種類
のＰ- ウエル領域３１，３３を形成し、浅い方のＰ- ウ
エル領域３３の表面部に検出部の電極としてのＮ+ ソー
ス領域５２を形成し、深い方のＰ- ウエル領域３１の表
面部に主電流部の電極としてのＮ+ ソース領域５１を形
成しているので、工程増加を招くことなく、検出部にお
けるＤＭＯＳセルのリーチスルー耐圧は向上され、従来
のような検出部における先行破壊を確実に防止すること
ができる。
クであるシリコン酸化膜１００に広狭二種類の開口溝幅
を有する開口１１，１３を設けてボロンイオン注入を行
い、次いでドライブインを行うことにより、浅深二種類
のＰ- ウエル領域３１，３３を形成し、浅い方のＰ- ウ
エル領域３３の表面部に検出部の電極としてのＮ+ ソー
ス領域５２を形成し、深い方のＰ- ウエル領域３１の表
面部に主電流部の電極としてのＮ+ ソース領域５１を形
成しているので、工程増加を招くことなく、検出部にお
けるＤＭＯＳセルのリーチスルー耐圧は向上され、従来
のような検出部における先行破壊を確実に防止すること
ができる。
【００２７】図６に、Ｐ- ウエル領域３１用のマスク１
００の開口１１の溝幅を３μｍとし、Ｐ- ウエル領域３
３用のマスク１００の開口１３の溝幅を変更した場合に
おける、溝幅比と検出部のリーチスルー耐圧（主電流部
のそれを１とする）との比を示す。図より検出部のＰ-
ウエル領域３３用のマスク１００の開口１３の溝幅を主
電流部のＰ- ウエル領域３１のそれより小さくすること
で、検出部側のリーチスルー耐圧を向上させることがで
き、検出部が降伏して破壊されるのを防止できることが
わかる。
００の開口１１の溝幅を３μｍとし、Ｐ- ウエル領域３
３用のマスク１００の開口１３の溝幅を変更した場合に
おける、溝幅比と検出部のリーチスルー耐圧（主電流部
のそれを１とする）との比を示す。図より検出部のＰ-
ウエル領域３３用のマスク１００の開口１３の溝幅を主
電流部のＰ- ウエル領域３１のそれより小さくすること
で、検出部側のリーチスルー耐圧を向上させることがで
き、検出部が降伏して破壊されるのを防止できることが
わかる。
【００２８】また、図７にはマスク開口溝幅とＰ- ウエ
ル領域の深さとの実験結果を示す。ここでは、エピタキ
シャル層２の濃度を５×１０15原子／ｃｍ3 、厚さを
７．６μｍとし、イオン種をボロンイオン、加速電圧を
６０ｋｅＶ、ドライブイン条件を摂氏１１７０度，２４
０分とした場合を例にとって示している。さらに図８に
は各種エピ層条件におけるマスク開口溝幅とリーチスル
ー耐圧との関係の実験結果を示す。これら図７，図８よ
り、Ｐ- 領域形成条件が同じでもその拡散深さがマスク
開口溝幅依存性を有していることがわかり、このＰ- 拡
散深さのマスク開口溝幅依存性を利用して、同一プロセ
ス即ち１回のＰ- イオン注入にてＰ- ウエル深さを制御
でき、同一基板上に異なるブレークダウン耐圧を有する
ように耐圧設計することが可能となることが確認でき
る。
ル領域の深さとの実験結果を示す。ここでは、エピタキ
シャル層２の濃度を５×１０15原子／ｃｍ3 、厚さを
７．６μｍとし、イオン種をボロンイオン、加速電圧を
６０ｋｅＶ、ドライブイン条件を摂氏１１７０度，２４
０分とした場合を例にとって示している。さらに図８に
は各種エピ層条件におけるマスク開口溝幅とリーチスル
ー耐圧との関係の実験結果を示す。これら図７，図８よ
り、Ｐ- 領域形成条件が同じでもその拡散深さがマスク
開口溝幅依存性を有していることがわかり、このＰ- 拡
散深さのマスク開口溝幅依存性を利用して、同一プロセ
ス即ち１回のＰ- イオン注入にてＰ- ウエル深さを制御
でき、同一基板上に異なるブレークダウン耐圧を有する
ように耐圧設計することが可能となることが確認でき
る。
【００２９】なお、上記第１実施例では素子を構成する
ＤＭＯＳセルの一部を利用して電流を分配させて電流検
出する方式の電力用半導体装置に適用した場合を示した
が、例えば本願出願人が先に出願した特開昭６３−１２
１７５号公報，或いは特願平３−１７９６５４号に提案
される電流検出機能付き半導体装置に適用することもで
きる。この電流検出方式は、上記した電流分配方式のも
のとは異なり、主電流部を構成する縦型のＤＭＯＳセル
に近接して配置した検出部により、該ＤＭＯＳセルに内
在するチャネル抵抗による電圧降下を直接検出するよう
にした電圧検出方式によるものである。以下、本発明を
この電圧検出方式に適用した第２実施例について説明す
る。
ＤＭＯＳセルの一部を利用して電流を分配させて電流検
出する方式の電力用半導体装置に適用した場合を示した
が、例えば本願出願人が先に出願した特開昭６３−１２
１７５号公報，或いは特願平３−１７９６５４号に提案
される電流検出機能付き半導体装置に適用することもで
きる。この電流検出方式は、上記した電流分配方式のも
のとは異なり、主電流部を構成する縦型のＤＭＯＳセル
に近接して配置した検出部により、該ＤＭＯＳセルに内
在するチャネル抵抗による電圧降下を直接検出するよう
にした電圧検出方式によるものである。以下、本発明を
この電圧検出方式に適用した第２実施例について説明す
る。
【００３０】図９乃至図１２はＮチャネルの縦型ＭＯＳ
ＦＥＴに適用した本発明第２実施例を示し、図９は平面
図、図１０は図９におけるＡＡ断面図、図１１は図９に
おけるＢＢ断面図、図１２は図９におけるＣＣ断面図で
ある。
ＦＥＴに適用した本発明第２実施例を示し、図９は平面
図、図１０は図９におけるＡＡ断面図、図１１は図９に
おけるＢＢ断面図、図１２は図９におけるＣＣ断面図で
ある。
【００３１】概略的には、電力用半導体装置において、
主電流部は複数のＮチャネル縦型ＭＯＳＦＥＴのＤＭＯ
Ｓユニットセル２００からなり、その一部のユニットセ
ルからなる被電流検出部２０１，電流検出部２０２およ
び横型ＭＯＳＦＥＴである補償抵抗部２０３からなる。
主電流部は複数のＮチャネル縦型ＭＯＳＦＥＴのＤＭＯ
Ｓユニットセル２００からなり、その一部のユニットセ
ルからなる被電流検出部２０１，電流検出部２０２およ
び横型ＭＯＳＦＥＴである補償抵抗部２０３からなる。
【００３２】まず主電流部（被電流検出部２０１を含
む）の構成について、その製造工程順に説明する。Ｎ+
シリコン基板１の表面にＮ- エピタキシャル層２を形成
し、各ユニットセル位置に対応して深いＰ- ウエル領域
（本発明でいう主ウエル領域の底部を規定する）３１を
形成する。そしてエピタキシャル層２の表面を酸化して
ゲート絶縁膜８１となし、このゲート絶縁膜８１の上方
に所定形状にパターニングされたゲート電極７を形成す
る。そしてこのゲート電極７をマスクとして２回のイオ
ン注入を行い、各ユニットセル位置に対応してＰ- チャ
ンネルウエル領域（本発明でいう主ウエル領域の一部と
なる）４１およびＮ+ ソース領域５１を形成し、さらに
各ユニットセル中央部にＰ+ コンタクト領域６１を形成
する。その後、ＢＰＳＧ等よりなる層間絶縁膜８３の堆
積、コンタクト孔の開口、アルミ膜の被着，パターニン
グによるソース電極９１の形成を行い、また基板１裏面
のドレイン電極の形成により、図９，図１０に示す装置
が製造される。なお、ソース電極９１はソース端子Ｓ
に、ゲート電極７はゲート端子Ｇに、ドレイン電極はド
レイン端子Ｄに各々接続される。
む）の構成について、その製造工程順に説明する。Ｎ+
シリコン基板１の表面にＮ- エピタキシャル層２を形成
し、各ユニットセル位置に対応して深いＰ- ウエル領域
（本発明でいう主ウエル領域の底部を規定する）３１を
形成する。そしてエピタキシャル層２の表面を酸化して
ゲート絶縁膜８１となし、このゲート絶縁膜８１の上方
に所定形状にパターニングされたゲート電極７を形成す
る。そしてこのゲート電極７をマスクとして２回のイオ
ン注入を行い、各ユニットセル位置に対応してＰ- チャ
ンネルウエル領域（本発明でいう主ウエル領域の一部と
なる）４１およびＮ+ ソース領域５１を形成し、さらに
各ユニットセル中央部にＰ+ コンタクト領域６１を形成
する。その後、ＢＰＳＧ等よりなる層間絶縁膜８３の堆
積、コンタクト孔の開口、アルミ膜の被着，パターニン
グによるソース電極９１の形成を行い、また基板１裏面
のドレイン電極の形成により、図９，図１０に示す装置
が製造される。なお、ソース電極９１はソース端子Ｓ
に、ゲート電極７はゲート端子Ｇに、ドレイン電極はド
レイン端子Ｄに各々接続される。
【００３３】次に電流検出部２０２および補償抵抗部２
０３の構成について、その製造工程順に説明する。上記
の主電流部の製造において深いＰ- ウエル領域３１の形
成と同時に、補償抵抗部２０３の横型ＭＯＳＦＥＴとな
る領域およびチャンネルストッパ８５となる領域に対応
して深いＰ- ウエル領域（本発明でいう副ウエル領域の
底部を規定する）３５を形成する。その後、図示しない
電極パッド領域に対応して厚いシリコン酸化膜（フィー
ルド酸化膜）を形成する際に、上記深いＰ- ウエル領域
３５の端部近傍にも厚いシリコン酸化膜を形成し（図
９，１１及び１２参照）、チャンネルストッパ８５とな
す。なお、厚いシリコン酸化膜はＬＯＣＯＳ法等にて形
成することができる。そして上記の如くゲート絶縁膜８
１の形成、ゲート電極７の配置を行い、該ゲート電極７
をマスクとした主電流部のＰ- チャンネルウエル領域４
１の形成と同時に、電流検出部２０２にＰ- チャンネル
ウエル領域４５，補償抵抗部２０３にＰ- チャンネルウ
エル領域４６を形成する。なお、補償抵抗部２０３にお
いてはゲート電極７下部，チャンネルストッパ８５下部
において、これらＰ- チャンネルウエル領域４５，４６
が上記の深いＰ- ウエル領域３５によりブリッジされ
（図１０，１２参照）、横型ＭＯＳＦＥＴ構造が形成さ
れる。さらに、ゲート電極７をマスクとしたイオン注入
を行い、主電流部のＮ+ ソース領域５１の形成と同時
に、Ｐ- チャンネルウエル領域４５内にＮ+プローブ領
域５５及びＮ+ ドレイン領域５６を、Ｐ- チャンネルウ
エル領域４６内にＮ+ ソース領域５７を形成する。ま
た、主電流部のＰ+ コンタクト領域６１の形成と同時
に、Ｐ+ コンタクト領域６５，６６を各々形成する。そ
の後、上述のＢＰＳＧ等よりなる層間絶縁膜８３の堆
積、コンタクト孔の開口、アルミ膜の被着，パターニン
グの一連の工程を経て、ソース電極９１，プローブ電極
９５および補償抵抗電極９６が形成され、基板１裏面の
主電流部のドレイン電極の形成により、図９乃至図１２
に示す装置が製造される。なお、ソース電極９１はソー
ス端子Ｓに、プローブ電極９５はプローブ端子Ｐに、補
償抵抗電極９６は補償抵抗端子Ｒに、ゲート電極７はゲ
ート端子Ｇに各々接続される。
０３の構成について、その製造工程順に説明する。上記
の主電流部の製造において深いＰ- ウエル領域３１の形
成と同時に、補償抵抗部２０３の横型ＭＯＳＦＥＴとな
る領域およびチャンネルストッパ８５となる領域に対応
して深いＰ- ウエル領域（本発明でいう副ウエル領域の
底部を規定する）３５を形成する。その後、図示しない
電極パッド領域に対応して厚いシリコン酸化膜（フィー
ルド酸化膜）を形成する際に、上記深いＰ- ウエル領域
３５の端部近傍にも厚いシリコン酸化膜を形成し（図
９，１１及び１２参照）、チャンネルストッパ８５とな
す。なお、厚いシリコン酸化膜はＬＯＣＯＳ法等にて形
成することができる。そして上記の如くゲート絶縁膜８
１の形成、ゲート電極７の配置を行い、該ゲート電極７
をマスクとした主電流部のＰ- チャンネルウエル領域４
１の形成と同時に、電流検出部２０２にＰ- チャンネル
ウエル領域４５，補償抵抗部２０３にＰ- チャンネルウ
エル領域４６を形成する。なお、補償抵抗部２０３にお
いてはゲート電極７下部，チャンネルストッパ８５下部
において、これらＰ- チャンネルウエル領域４５，４６
が上記の深いＰ- ウエル領域３５によりブリッジされ
（図１０，１２参照）、横型ＭＯＳＦＥＴ構造が形成さ
れる。さらに、ゲート電極７をマスクとしたイオン注入
を行い、主電流部のＮ+ ソース領域５１の形成と同時
に、Ｐ- チャンネルウエル領域４５内にＮ+プローブ領
域５５及びＮ+ ドレイン領域５６を、Ｐ- チャンネルウ
エル領域４６内にＮ+ ソース領域５７を形成する。ま
た、主電流部のＰ+ コンタクト領域６１の形成と同時
に、Ｐ+ コンタクト領域６５，６６を各々形成する。そ
の後、上述のＢＰＳＧ等よりなる層間絶縁膜８３の堆
積、コンタクト孔の開口、アルミ膜の被着，パターニン
グの一連の工程を経て、ソース電極９１，プローブ電極
９５および補償抵抗電極９６が形成され、基板１裏面の
主電流部のドレイン電極の形成により、図９乃至図１２
に示す装置が製造される。なお、ソース電極９１はソー
ス端子Ｓに、プローブ電極９５はプローブ端子Ｐに、補
償抵抗電極９６は補償抵抗端子Ｒに、ゲート電極７はゲ
ート端子Ｇに各々接続される。
【００３４】この電流検出部２０２および補償抵抗部２
０３において、深いＰ- ウエル領域が形成されるのは、
Ｐ- チャンネルウエル領域４５，４６のブリッジ領域と
なる補償抵抗部２０３のゲート電極７およびチャンネル
ストッパ８５の下部のみである。そして、この深いＰ-
ウエル領域３５の底部上方においては後工程でのＰ-チ
ャンネルウエル領域４５，４６形成においてＰ- イオン
の重ね打ちにならないように、横型ＭＯＳＦＥＴのゲー
ト電極７のゲート線幅（ゲート長）およびＬＯＣＯＳ酸
化膜幅が調整されている。例えばチャンネルストッパ８
５の下部を例にとれば、図１２に示すように、マスクの
合わせずれも見込んで、深いＰ- ウエル領域３５形成用
のマスク幅Ｌ1 に対して大きい値で、且つＬＯＣＯＳ酸
化膜（チャンネルストッパ）８５下部においてＰ- ウエ
ル領域３５とＰ- チャンネルウエル領域４５，４６がそ
の横方向の拡散によって接続されるように、ＬＯＣＯＳ
酸化膜８５形成用のマスク幅Ｌ2 が設定されている。ま
た、深いＰ- ウエル領域３５形成用のマスク幅Ｌ1 につ
いては、上記第１実施例同様、主電流部の深いＰ-ウエ
ル領域３１形成用のマスク幅より狭くすれば勿論よく、
また後述するようにこのＰ- ウエル領域３５における耐
圧は向上できるため、Ｐ- ウエル領域３１形成用のマス
ク幅と同等あるいはある程度広く設定することもでき
る。
０３において、深いＰ- ウエル領域が形成されるのは、
Ｐ- チャンネルウエル領域４５，４６のブリッジ領域と
なる補償抵抗部２０３のゲート電極７およびチャンネル
ストッパ８５の下部のみである。そして、この深いＰ-
ウエル領域３５の底部上方においては後工程でのＰ-チ
ャンネルウエル領域４５，４６形成においてＰ- イオン
の重ね打ちにならないように、横型ＭＯＳＦＥＴのゲー
ト電極７のゲート線幅（ゲート長）およびＬＯＣＯＳ酸
化膜幅が調整されている。例えばチャンネルストッパ８
５の下部を例にとれば、図１２に示すように、マスクの
合わせずれも見込んで、深いＰ- ウエル領域３５形成用
のマスク幅Ｌ1 に対して大きい値で、且つＬＯＣＯＳ酸
化膜（チャンネルストッパ）８５下部においてＰ- ウエ
ル領域３５とＰ- チャンネルウエル領域４５，４６がそ
の横方向の拡散によって接続されるように、ＬＯＣＯＳ
酸化膜８５形成用のマスク幅Ｌ2 が設定されている。ま
た、深いＰ- ウエル領域３５形成用のマスク幅Ｌ1 につ
いては、上記第１実施例同様、主電流部の深いＰ-ウエ
ル領域３１形成用のマスク幅より狭くすれば勿論よく、
また後述するようにこのＰ- ウエル領域３５における耐
圧は向上できるため、Ｐ- ウエル領域３１形成用のマス
ク幅と同等あるいはある程度広く設定することもでき
る。
【００３５】なお、本実施例ではＰ- チャンネルウエル
領域４５，４６に対しては深いＰ-ウエル領域は設定さ
れていないが、上記第１実施例同様、主電流部のＰ- ウ
エル領域３１形成用のマスク幅より狭いマスク幅にて形
成するようにしてもよい。
領域４５，４６に対しては深いＰ-ウエル領域は設定さ
れていないが、上記第１実施例同様、主電流部のＰ- ウ
エル領域３１形成用のマスク幅より狭いマスク幅にて形
成するようにしてもよい。
【００３６】本電圧検出方式による電流検出の原理は、
２重拡散型の縦型ＭＯＳＦＥＴのチャネル抵抗を電流検
出手段として利用するものである。以下、その原理につ
いて説明する。
２重拡散型の縦型ＭＯＳＦＥＴのチャネル抵抗を電流検
出手段として利用するものである。以下、その原理につ
いて説明する。
【００３７】主電流部を構成するユニットセル（被電流
検出部２０１）において、電子の流れ経路はソース端子
Ｓ，ソース電極９１，Ｎ+ ソース領域５１，チャネル，
Ｎ-エピタキシャル層２，Ｎ+ 基板，ドレイン電極，ド
レイン端子Ｄの順である。この被電流検出部２０１のチ
ャネルでの電圧降下は、電流検出部２０２のゲート電極
７下部に形成されるチャネル，Ｎ+ プローブ領域５５，
プローブ電極９５，プローブ端子Ｐの経路にて検出さ
れ、該電圧降下がプローブ端子Ｐとソース端子Ｓの端子
間に出力される。また、このプローブ端子Ｐとソース端
子Ｓの端子間に出力される該電圧降下信号を、必要に応
じて補償抵抗部２０３の横型ＭＯＳＦＥＴのチャネル抵
抗を用いて、チャネル抵抗の温度或いはゲート電圧依存
性を補償するようにして、さらに電流検出の高精度化を
図ることができる。
検出部２０１）において、電子の流れ経路はソース端子
Ｓ，ソース電極９１，Ｎ+ ソース領域５１，チャネル，
Ｎ-エピタキシャル層２，Ｎ+ 基板，ドレイン電極，ド
レイン端子Ｄの順である。この被電流検出部２０１のチ
ャネルでの電圧降下は、電流検出部２０２のゲート電極
７下部に形成されるチャネル，Ｎ+ プローブ領域５５，
プローブ電極９５，プローブ端子Ｐの経路にて検出さ
れ、該電圧降下がプローブ端子Ｐとソース端子Ｓの端子
間に出力される。また、このプローブ端子Ｐとソース端
子Ｓの端子間に出力される該電圧降下信号を、必要に応
じて補償抵抗部２０３の横型ＭＯＳＦＥＴのチャネル抵
抗を用いて、チャネル抵抗の温度或いはゲート電圧依存
性を補償するようにして、さらに電流検出の高精度化を
図ることができる。
【００３８】次に、図９乃至図１２に示す構成によっ
て、電流検出部２０２，補償抵抗部２０３の耐圧が主電
流部のユニットセル（被電流検出部２０１）２００より
高くなる理由について説明する。
て、電流検出部２０２，補償抵抗部２０３の耐圧が主電
流部のユニットセル（被電流検出部２０１）２００より
高くなる理由について説明する。
【００３９】まず電流検出部２０２の耐圧が主電流部の
ユニットセル２００より高くなる理由について説明す
る。図１３には主電流部を構成するＤＭＯＳユニットセ
ルの断面構造を模式的に示し、その領域Ｅを概略的にあ
らわしたのが図１４（ａ）である。また、Ｐ領域とＮ-
領域との境界部分を原点とした深さ方向の電界強度分布
を、図１４（ｂ）に示す。簡単のため、片側階段接合近
似とし、ＰＮ- 接合からＰ領域側への空乏層の拡がり，
およびＮ+ 領域への空乏層の拡がりがないとすると、ド
レイン端子Ｄに正の電圧を印加した場合に、原点におい
て電界強度は最大となる。この電界がシリコンの臨界電
界と等しくなったときにアバランシェ降伏が起こるが、
この時の電圧ＶB は、
ユニットセル２００より高くなる理由について説明す
る。図１３には主電流部を構成するＤＭＯＳユニットセ
ルの断面構造を模式的に示し、その領域Ｅを概略的にあ
らわしたのが図１４（ａ）である。また、Ｐ領域とＮ-
領域との境界部分を原点とした深さ方向の電界強度分布
を、図１４（ｂ）に示す。簡単のため、片側階段接合近
似とし、ＰＮ- 接合からＰ領域側への空乏層の拡がり，
およびＮ+ 領域への空乏層の拡がりがないとすると、ド
レイン端子Ｄに正の電圧を印加した場合に、原点におい
て電界強度は最大となる。この電界がシリコンの臨界電
界と等しくなったときにアバランシェ降伏が起こるが、
この時の電圧ＶB は、
【００４０】
【数１】ＶB ＝１／２×（２−Ｗ／Ｗm ）×ＥC ×Ｗ で表される。ここでＷはＮ- 領域の厚さ、Ｗm はＮ+ 領
域をＮ- 領域に置き換えた場合に、原点からＮ- 領域側
に拡がる空乏層の厚さである。
域をＮ- 領域に置き換えた場合に、原点からＮ- 領域側
に拡がる空乏層の厚さである。
【００４１】したがって、数１よりＷの減少とともに耐
圧が低下することがわかる。ここで図１０において、電
流検出部２０２のＰウエルの接合深さと主電流部のＰウ
エルの接合深さとを比較すると、主電流部においては深
いＰ- ウエル領域３１が形成されているのに対し、電流
検出部２０２においてはチャネル部を構成する浅いＰ-
チャンネルウエル領域４５の拡散のみである。言い換え
れば、Ｐ- 領域下部に位置するＮ- エピタキシャル層２
の厚さＷは、主電流部の方が小さくなる。したがって、
電流検出部２０２の耐圧が主電流部の耐圧より高くなる
ことがわかる。
圧が低下することがわかる。ここで図１０において、電
流検出部２０２のＰウエルの接合深さと主電流部のＰウ
エルの接合深さとを比較すると、主電流部においては深
いＰ- ウエル領域３１が形成されているのに対し、電流
検出部２０２においてはチャネル部を構成する浅いＰ-
チャンネルウエル領域４５の拡散のみである。言い換え
れば、Ｐ- 領域下部に位置するＮ- エピタキシャル層２
の厚さＷは、主電流部の方が小さくなる。したがって、
電流検出部２０２の耐圧が主電流部の耐圧より高くなる
ことがわかる。
【００４２】また、電流検出部２０２の耐圧向上は、主
電流部の深いＰ- ウエル領域３１の形成時において、上
述のように電流検出部２０２には深いＰ- ウエルが形成
されないようにマスクに開口を形成しないようにする、
或いは形成しても主電流部側のＰ- ウエル領域３１より
浅くなるようにそのマスク開口を主電流部側より狭くす
ることのみで実現できる。
電流部の深いＰ- ウエル領域３１の形成時において、上
述のように電流検出部２０２には深いＰ- ウエルが形成
されないようにマスクに開口を形成しないようにする、
或いは形成しても主電流部側のＰ- ウエル領域３１より
浅くなるようにそのマスク開口を主電流部側より狭くす
ることのみで実現できる。
【００４３】次に、補償抵抗部２０３の耐圧が主電流部
のユニットセル２００より高くなる理由について説明す
る。図１０，図１２に示す如く、補償抵抗部２０３にお
いては主電流部の深いＰ-ウエル領域３１と同時に形成
される深いＰ- ウエル領域３５が構成されている。この
Ｐ- ウエル領域３５の接合深さについて図１５，図１６
を用いて説明する。なお、図１５（ａ），図１６（ａ）
は、各々主電流部のＤＭＯＳユニットセル２００と補償
抵抗部２０３の横型ＭＯＳＦＥＴとにおけるＰ- ウエル
構造を示す断面図である。また図１５（ｂ），図１６
（ｂ）には各々図１５（ａ），図１６（ａ）における深
さ方向の不純物濃度分布を示す。
のユニットセル２００より高くなる理由について説明す
る。図１０，図１２に示す如く、補償抵抗部２０３にお
いては主電流部の深いＰ-ウエル領域３１と同時に形成
される深いＰ- ウエル領域３５が構成されている。この
Ｐ- ウエル領域３５の接合深さについて図１５，図１６
を用いて説明する。なお、図１５（ａ），図１６（ａ）
は、各々主電流部のＤＭＯＳユニットセル２００と補償
抵抗部２０３の横型ＭＯＳＦＥＴとにおけるＰ- ウエル
構造を示す断面図である。また図１５（ｂ），図１６
（ｂ）には各々図１５（ａ），図１６（ａ）における深
さ方向の不純物濃度分布を示す。
【００４４】不純物のイオン注入後の熱拡散は、数２の
拡散方程式にてあらわされる。
拡散方程式にてあらわされる。
【００４５】
【数２】Ｆ＝−Ｄ・（∂Ｃ／∂ｘ） ただし、Ｆは単位面積を単位時間当たりに通過するドー
パントの数、Ｃは単位体積当たりのドーパントの数、Ｄ
は拡散定数である。
パントの数、Ｃは単位体積当たりのドーパントの数、Ｄ
は拡散定数である。
【００４６】ここで、図１５（ｂ）と図１６（ｂ）の表
面濃度を比較すると、図１５（ｂ）の方が高い。これ
は、主電流部のＤＭＯＳユニットセル２００において
は、深いＰ- ウエル領域３１の形成のためのイオン注入
に加えて、それと重ね打ちするようにＰ- チャンネルウ
エル領域４１のイオン注入が行われるためである。一
方、補償抵抗部２０３においては、深いＰ- ウエル領域
３５とＰ- チャンネルウエル領域４５，４６とがブリッ
ジするように形成されるが、深いＰ- ウエル領域３５の
表面において２回のイオン注入が重ね打ちされることは
ない。従って、数２における偏微分の項は主電流部のＤ
ＭＯＳユニットセルの方が大きくなり、その結果、主電
流部の深いＰ- ウエル領域３１の接合深さの方が補償抵
抗部２０３の深いＰ- ウエル領域３５のそれより深くな
る。また、同様の理由により、チャンネルストッパ８５
下部のＰ- ウエル領域３５の接合深さも、主電流部の深
いＰ- ウエル領域３１の接合深さより浅くなる。
面濃度を比較すると、図１５（ｂ）の方が高い。これ
は、主電流部のＤＭＯＳユニットセル２００において
は、深いＰ- ウエル領域３１の形成のためのイオン注入
に加えて、それと重ね打ちするようにＰ- チャンネルウ
エル領域４１のイオン注入が行われるためである。一
方、補償抵抗部２０３においては、深いＰ- ウエル領域
３５とＰ- チャンネルウエル領域４５，４６とがブリッ
ジするように形成されるが、深いＰ- ウエル領域３５の
表面において２回のイオン注入が重ね打ちされることは
ない。従って、数２における偏微分の項は主電流部のＤ
ＭＯＳユニットセルの方が大きくなり、その結果、主電
流部の深いＰ- ウエル領域３１の接合深さの方が補償抵
抗部２０３の深いＰ- ウエル領域３５のそれより深くな
る。また、同様の理由により、チャンネルストッパ８５
下部のＰ- ウエル領域３５の接合深さも、主電流部の深
いＰ- ウエル領域３１の接合深さより浅くなる。
【００４７】従って、図１０，図１２に示す補償抵抗部
２０３のＰウエル領域３５の接合深さは主電流部のＰウ
エル領域３１の接合深さより浅くなり、Ｐウエル領域下
部に位置するＮ- エピタキシャル層２の厚さＷは主電流
部の方が小さくなる。したがって、数１より補償抵抗部
２０３の耐圧が主電流部の耐圧より高くなることがわか
る。
２０３のＰウエル領域３５の接合深さは主電流部のＰウ
エル領域３１の接合深さより浅くなり、Ｐウエル領域下
部に位置するＮ- エピタキシャル層２の厚さＷは主電流
部の方が小さくなる。したがって、数１より補償抵抗部
２０３の耐圧が主電流部の耐圧より高くなることがわか
る。
【００４８】また、補償抵抗部２０３の耐圧向上は、主
電流部の深いＰ- ウエル領域３１の形成時において、補
償抵抗部２０３の深いＰ- ウエル領域３５形成用のマス
ク幅を横型ＭＯＳＦＥＴのゲート線幅あるいはＬＯＣＯ
Ｓ酸化膜幅に対して設定することで実現できる。ここ
で、補償抵抗部２０３のＰ- ウエル領域３５が主電流部
のＰ- ウエル領域３１より浅く形成されるためには、上
記第１実施例同様、主電流部のＰ- ウエル領域３１形成
用のマスク幅より狭くすれば勿論よく、また主電流部の
Ｐ- ウエル領域３１形成用のマスク幅と同等あるいはあ
る程度広く設定しても、上述したように表面不純物濃度
の相違により補償抵抗部２０３のＰ- ウエル領域３５を
浅くすることが可能である。さらに補償抵抗部２０３の
Ｐ- ウエル領域３５の上方にはＰ- チャンネルウエル領
域の重ね打ちがないことから、Ｐ-ウエル領域側への空
乏層は十分に伸びることができ、その点においても耐圧
が向上される。
電流部の深いＰ- ウエル領域３１の形成時において、補
償抵抗部２０３の深いＰ- ウエル領域３５形成用のマス
ク幅を横型ＭＯＳＦＥＴのゲート線幅あるいはＬＯＣＯ
Ｓ酸化膜幅に対して設定することで実現できる。ここ
で、補償抵抗部２０３のＰ- ウエル領域３５が主電流部
のＰ- ウエル領域３１より浅く形成されるためには、上
記第１実施例同様、主電流部のＰ- ウエル領域３１形成
用のマスク幅より狭くすれば勿論よく、また主電流部の
Ｐ- ウエル領域３１形成用のマスク幅と同等あるいはあ
る程度広く設定しても、上述したように表面不純物濃度
の相違により補償抵抗部２０３のＰ- ウエル領域３５を
浅くすることが可能である。さらに補償抵抗部２０３の
Ｐ- ウエル領域３５の上方にはＰ- チャンネルウエル領
域の重ね打ちがないことから、Ｐ-ウエル領域側への空
乏層は十分に伸びることができ、その点においても耐圧
が向上される。
【００４９】以上のように本第２実施例によっても、電
流検出部２０２のウエル領域の底部（Ｐ- チャンネルウ
エル領域４５の底部により規定される）および補償抵抗
部２０３のウエル領域の底部（Ｐ- ウエル領域３５の底
部により規定される）が、主電流部のウエル領域３１の
底部より浅くなるようにされているため、リーチスルー
は主電流部において先に発生することになる。したがっ
て、電流検出部或いは補償抵抗部側で降伏することはな
くなり、許容耐量の小さいこれら検出領域が破壊に至る
ことは防止される。また、上述したように、上記第１実
施例同様、工程増加を招くことなく、検出領域側のリー
チスルー耐圧は向上され、従来のような検出領域側にお
ける先行破壊は確実に防止することができる。
流検出部２０２のウエル領域の底部（Ｐ- チャンネルウ
エル領域４５の底部により規定される）および補償抵抗
部２０３のウエル領域の底部（Ｐ- ウエル領域３５の底
部により規定される）が、主電流部のウエル領域３１の
底部より浅くなるようにされているため、リーチスルー
は主電流部において先に発生することになる。したがっ
て、電流検出部或いは補償抵抗部側で降伏することはな
くなり、許容耐量の小さいこれら検出領域が破壊に至る
ことは防止される。また、上述したように、上記第１実
施例同様、工程増加を招くことなく、検出領域側のリー
チスルー耐圧は向上され、従来のような検出領域側にお
ける先行破壊は確実に防止することができる。
【００５０】なお、上記実施例ではＤＭＯＳ構造をユニ
ットセルとするユニポーラ型の電力用半導体装置につい
て説明したが、これに限らず例えばバイポーラ型のＤＭ
ＯＳ構造を有するＩＧＢＴ、さらにはバイポーラＴｒ等
への適用も可能である。
ットセルとするユニポーラ型の電力用半導体装置につい
て説明したが、これに限らず例えばバイポーラ型のＤＭ
ＯＳ構造を有するＩＧＢＴ、さらにはバイポーラＴｒ等
への適用も可能である。
【図１】本発明の第１実施例を適用した電力用半導体装
置の断面図である。
置の断面図である。
【図２】図１に示す装置の製造プロセスを示す断面図で
ある。
ある。
【図３】図１に示す装置の製造プロセスを示す断面図で
ある。
ある。
【図４】図１に示す装置の製造プロセスを示す断面図で
ある。
ある。
【図５】図１に示す装置の製造プロセスを示す断面図で
ある。
ある。
【図６】マスク開口溝幅とリーチスルー耐圧との関係を
示す特性図である。
示す特性図である。
【図７】マスク開口溝幅とウエル深さとの関係を示す特
性図である。
性図である。
【図８】エピ層条件を種々変更した場合のマスク開口溝
幅と耐圧との関係を示す特性図である。
幅と耐圧との関係を示す特性図である。
【図９】本発明の第２実施例を適用した電力用半導体装
置の平面図である。
置の平面図である。
【図１０】図９に示す装置のＡＡ断面図である。
【図１１】図９に示す装置のＢＢ断面図である。
【図１２】図９に示す装置のＣＣ断面図である。
【図１３】ＤＭＯＳユニットセルの断面構造図である。
【図１４】図（ａ）は図１３の領域Ｅを概略的にあらわ
した図、図（ｂ）は図（ａ）のＰ領域とＮ- 領域との境
界部分を原点とした深さ方向の電界強度分布を示す図で
ある。
した図、図（ｂ）は図（ａ）のＰ領域とＮ- 領域との境
界部分を原点とした深さ方向の電界強度分布を示す図で
ある。
【図１５】図（ａ）はＤＭＯＳユニットセルの断面構造
図、図（ｂ）は図（ａ）のＰ領域の深さ方向における不
純物濃度分布を示す図である。
図、図（ｂ）は図（ａ）のＰ領域の深さ方向における不
純物濃度分布を示す図である。
【図１６】図（ａ）は補償抵抗部の横型ＭＯＳＦＥＴの
断面構造図、図（ｂ）は図（ａ）のＰ領域の深さ方向に
おける不純物濃度分布を示す図である。
断面構造図、図（ｂ）は図（ａ）のＰ領域の深さ方向に
おける不純物濃度分布を示す図である。
１ Ｎ+ シリコン基板 ２ Ｎ- エピタキシャル層 ３１ 深いＰ- ウエル領域（主電流部） ３３ 深いＰ- ウエル領域（検出部） ４１ Ｐ- チャンネルウエル領域（主電流部） ４２ Ｐ- チャンネルウエル領域（検出部） ５１，５２ Ｎ+ ソース領域 ７ ゲート電極 １１，１３ マスクの開口 ３５ 深いＰ- ウエル領域 ４５ Ｐ- チャンネルウエル領域 ５５ Ｎ+ プローブ領域 ５６ Ｎ+ ドレイン領域 ５７ Ｎ+ ソース領域 ２００ ユニットセル ２０１ 被電流検出部 ２０２ 電流検出部 ２０３ 補償抵抗部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 戸倉 規仁 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平２−285679（ＪＰ，Ａ) 特開 平４−767（ＪＰ，Ａ) 特開 昭61−281522（ＪＰ，Ａ) 特開 平４−355968（ＪＰ，Ａ) 特開 平１−268065（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (11)
- 【請求項１】 表面に低濃度の第１導電型の層を有する
高濃度の第１導電型の半導体基板と、前記層の表面部に
互いに離れて形成された第２導電型の主ウエル領域及び
副ウエル領域と、前記主ウエル領域の表面部に形成され
主電流部の表面電極領域を構成する高濃度の第１導電型
領域と、前記副ウエル領域の表面部に形成され前記主電
流部電流検出用の検出部の表面電極領域を構成する高濃
度の第１導電型領域とを備える電力用の半導体装置にお
いて、 前記副ウエル領域は前記主ウエル領域よりも浅い接合深
さを有していることを特徴とする半導体装置。 - 【請求項２】 前記主電流部は縦型のＤＭＯＳ構造を有
しており、前記主ウエル領域は、該ＤＭＯＳのチャネル
形成のための第２導電型の第１チャンネルウエル領域
と、それより深い接合深さを有する第２導電型の第１ウ
エル領域とから構成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記検出部は縦型のＤＭＯＳ構造を有し
ており、前記副ウエル領域は、該ＤＭＯＳのチャネル形
成のための第２導電型の第２チャンネルウエル領域と、
それより深く且つ前記第１ウエル領域より浅い接合深さ
を有する第２導電型の第２ウエル領域とから構成されて
いることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記第２チャンネルウエル領域は前記第
１チャンネルウエル領域と略等価な接合深さを有するこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記検出部はＤＭＯＳ構造を有してお
り、前記副ウエル領域は、該ＤＭＯＳのチャネル形成の
ための第２導電型の第３チャンネルウエル領域により構
成されていることを特徴とする請求項２に記載の半導体
装置。 - 【請求項６】 前記検出部はＤＭＯＳ構造を有してお
り、前記副ウエル領域は、該ＤＭＯＳのチャネル形成の
ための第２導電型の第４チャンネルウエル領域と、該第
４チャンネルウエル領域とはその横方向拡散によっての
み接続する第２導電型の第３ウエル領域とから構成され
ていることを特徴とする請求項２に記載の半導体装置。 - 【請求項７】 前記第３ウエル領域は前記第４チャンネ
ルウエル領域より深い接合深さを有することを特徴とす
る請求項６に記載の半導体装置。 - 【請求項８】 表面に低濃度の第１導電型の層を有する
高濃度の第１導電型の半導体基板を準備し、所定開口を
有するマスクを用いての前記層の表面部への不純物のイ
オン注入により互いに離れて第２導電型の主ウエル領域
及び副ウエル領域を形成するウエル形成工程と、前記主
ウエル領域の表面部に主電流部の表面電極領域を構成す
る高濃度の第１導電型領域を形成し、前記副ウエル領域
の表面部に前記主電流部電流検出用の検出部の表面電極
領域を構成する高濃度の第１導電型領域を形成する表面
電極領域形成工程とを備える電力用の半導体装置の製造
方法において、 前記副ウエル領域形成のための前記マスクの開口を、前
記主ウエル領域形成のための前記マスクの開口よりも狭
幅としたことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ウエル形成工程は、前記第１導電型
の層に対して、第２導電型の深い接合深さを有するウエ
ル領域を形成する第１形成工程と、第２導電型の浅い接
合深さを有するウエル領域を形成する第２形成工程とを
有することを特徴とする請求項８に記載の半導体装置の
製造方法。 - 【請求項１０】 前記第１形成工程における前記副ウエ
ル領域形成のための前記マスクの開口が、当該工程にお
ける前記主ウエル領域側の前記マスクの開口より狭幅と
されていることを特徴とする請求項９に記載の半導体装
置の製造方法。 - 【請求項１１】 第１形成工程における前記副ウエル領
域形成のための前記マスクの開口は設定しないようにし
たことを特徴とする請求項１０に記載の半導体装置の製
造方法。
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