JPH04246862A - 半導体集積回路及び半導体集積回路製造方法 - Google Patents
半導体集積回路及び半導体集積回路製造方法Info
- Publication number
- JPH04246862A JPH04246862A JP3012064A JP1206491A JPH04246862A JP H04246862 A JPH04246862 A JP H04246862A JP 3012064 A JP3012064 A JP 3012064A JP 1206491 A JP1206491 A JP 1206491A JP H04246862 A JPH04246862 A JP H04246862A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate
- oxide film
- diffusion layer
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 241000293849 Cordylanthus Species 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 239000012298 atmosphere Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000008719 thickening Effects 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims 9
- 239000010408 film Substances 0.000 claims 8
- 239000007772 electrode material Substances 0.000 claims 6
- 229920002120 photoresistant polymer Polymers 0.000 claims 4
- 239000012535 impurity Substances 0.000 claims 2
- 230000002265 prevention Effects 0.000 claims 2
- 238000005520 cutting process Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000010405 reoxidation reaction Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000003064 anti-oxidating effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路及び半導
体集積回路製造方法，特にＭＯＳ型トランジスタの性能
の改良に関し、ゲート酸化膜の薄膜化に伴う非パンチス
ルー領域でのソース・ドレイン間耐圧の低下を防止する
ＭＯＳ型トランジスタ及びＭＯＳ型トランジスタの製造
方法に関する。 【０００２】 【従来の技術】半導体集積回路の微細化傾向は留まるこ
とを知らず進展しているが、平面的な寸法の縮小にとも
なって、縦方向の寸法も縮小されている。例えば、ゲー
ト酸化膜を例にとると、３ミクロンルールのデバイスで
は５００Ａ程度の膜厚が選ばれていたが、平面的に縮小
されて１ミクロンルールのデバイスとなると２００Ａ程
度の膜厚が選ばれている。これはいわゆる比例縮小則に
則り、デバイスの素子寸法を決定することによりデバイ
スのパラメータを最適化しているわけである。しかし、
これに伴う弊害も現れており以下にその一例を示す。 【０００３】すなわち、図９はＭＯＳ型トランジスタの
重要なパラメータの一つであるソース・ドレイン間耐圧
（ＢＶｓｄ）とゲート寸法との相関関係を、ゲート酸化
膜厚をパラメータにとって現したものである。ここで、
ＭＯＳ型トランジスタのソース・ドレイン間耐圧の決定
要因について簡単に説明する。ソース・ドレイン間耐圧
の決定要因としてはパンチスルーとドレイン・基板間接
合耐圧とがある。 【０００４】（１）パンチスルー ゲート寸法が短い領域でのソース・ドレイン間耐圧を決
定する要因である。ＭＯＳ型トランジスタにおいてはド
レインの電圧を高く（Ｎチャネル型トランジスタの場合
は＋方向に）していくと、ドレイン・基板間のＰＮ接合
が逆方向にバイアスされるために、空乏層が広がってい
き、ついにはソース部にまで達し、ゲートに電圧を印加
していないにもかかわらずソース・ドレイン間に電流が
流れる。この現象は当然ゲート寸法が短いトランジスタ
で顕著に発生し、パンチスルーを起こさない最小のゲー
ト寸法が、ＭＯＳ型トランジスタの最小使用可能ゲート
寸法となる。この現象に対してはゲート酸化膜が薄いほ
うがゲート酸化膜とシリコン基板界面に沿う空乏層の伸
びが抑えられるために耐圧が高くなる。 【０００５】（２）ドレイン・基板間接合耐圧ソース・
ドレイン間耐圧がゲート寸法に依存しない領域である非
パンチスルー領域のソース・ドレイン間耐圧要因である
。ドレイン・基板間接合耐圧は前述したドレイン・基板
間のＰＮ接合の逆方向耐圧であるが、単純にＰＮの濃度
差によっては決まらない。上記（１）で述べたようにゲ
ート酸化膜が薄いとゲート酸化膜とシリコン基板界面に
沿う空乏層の伸びは抑えられるが、ゲート酸化膜を薄く
するためにドレイン電圧印加によるドレイン・ゲート近
傍の電位勾配が急になる。そのため高電界が発生しその
部分でドレイン・基板間のＰＮ接合の逆方向耐圧が決ま
ることになる。従って、ゲート酸化膜を薄くするとドレ
イン・基板間の接合耐圧でＭＯＳ型トランジスタのソー
ス・ドレイン間耐圧が決まる非パンチスルー領域のソー
ス・ドレイン間耐圧が低くなることになる。 【０００６】上記理由によりゲート酸化膜を薄くするに
つれて、ＭＯＳ型トランジスタの最小使用可能ゲート寸
法は短くなって行き微細化傾向に合うが、逆にソース・
ドレイン間耐圧の絶対値は低くなっていく。具体的には
図９に示したソース・ドレイン間耐圧（ＢＶｓｄ）とゲ
ート寸法との相関関係の例では、非パンチスルー領域の
ソース・ドレイン間耐圧はゲート酸化膜の膜厚を２２０
Ａから１８０Ａに薄くすることにより、１４Ｖから１３
Ｖに低下している。つまり、この１８０Ａのゲート酸化
膜厚ではゲート寸法の大きなトランジスタを用いたとし
ても１３Ｖ以上のソース・ドレイン間耐圧は得られない
ことになる。 【０００７】一般的なＭＯＳ型トランジスタに用いられ
る電源電圧は５Ｖ程度であり、ここで述べた程度のソー
ス・ドレイン間耐圧の低下はまったく問題とならない。 しかし、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のように書き込み
時に１２Ｖ以上の高電圧を使用するデバイスにおいては
最大ソース・ドレイン間耐圧の低下が深刻な問題となる
。 【０００８】 【発明が解決しようとする課題】以上説明したように従
来のＭＯＳ型トランジスタでは、ゲート酸化膜の薄膜化
に伴い非パンチスルー領域でのソース・ドレイン間耐圧
が低くなり、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のように書き
込み時に１２Ｖ以上の高電圧を回路内部で取り扱うデバ
イスには、そのようなＭＯＳ型トランジスタは使用でき
なくなるという問題点があった。 【０００９】本発明は上記のような問題点を解消するた
めになされたもので，ゲート酸化膜を薄くしても非パン
チスルー領域でのソース・ドレイン間耐圧が低くならな
いＭＯＳ型トランジスタを得ることを目的とし、さらに
その製造方法を提供することを目的としている。 【００１０】 【課題を解決するための手段】上記目的を達成するため
に、本発明の第一の発明に係わる半導体集積回路は、Ｍ
ＯＳ型トランジスタのドレイン近傍部のゲート酸化膜を
選択的に厚くすることにより（ドレイン側のゲートバー
ズビークをソース側のゲートバーズビークより厚くする
）、ドレイン電圧印加によるドレイン・ゲート近傍部の
電位勾配を緩くして非パンチスルー領域のソース・ドレ
イン間耐圧を高くするようにしたものである。 【００１１】また、本発明の第二の発明に係わる半導体
集積回路の製造方法は、第一の発明の半導体集積回路を
製造するための製造方法であって、半導体ウエハの面上
に薄いゲート酸化膜を生成し、該ゲート酸化膜上にゲー
ト電極を生成した後、ゲート電極のドレイン側だけを露
出するように形成されたレジストをマスクにして等方向
性酸化膜エッチングすることによりドレイン近傍部のゲ
ート酸化膜を僅かにエッチングした後、再酸化を行うこ
とによりドレイン近傍部にのみ比較的厚い、いわゆるゲ
ートバーズビークを形成することにより選択的にゲート
酸化膜を厚くするものである。 さらに、本発明の第
三の発明に係わる半導体集積回路の製造方法は、同様に
第一の発明の半導体集積回路を製造するための製造方法
であって、半導体ウエハの面上に薄いゲート酸化膜を生
成し、該ゲート酸化膜上にゲート電極を生成した後、全
面に酸化防止のための窒化膜を形成した後、ゲート電極
のドレイン側だけを露出するように形成されたレジスト
をマスクにして窒化膜エッチングした後、再酸化を行う
ことによりドレイン近傍部にのみ比較的厚い、いわゆる
ゲートバーズビークを形成することにより選択的にゲー
ト酸化膜を厚くするものである。 【００１２】 【作用】従って、本発明の半導体集積回路及び半導体集
積回路製造方法によれば、ＭＯＳ型トランジスタのドレ
イン近傍部にのみ比較的厚いいわゆるゲートバーズビー
クを形成することにより選択的にゲート酸化膜を厚くで
きるようになり、それによってゲート酸化膜を薄くして
いっても非パンチスルー領域でのソース・ドレイン間耐
圧を高くすることができるようになる。 【００１３】 【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の第一の発明に係わる半導体集積回路
の一実施例であるＭＯＳ型トランジスタの断面図である
。図１において、本発明のＭＯＳ型トランジスタはＰ型
シリコン基板（１０）と、ゲート酸化膜（１１）と、ゲ
ート電極（１２）と、ドレイン拡散層（１３）と、ソー
ス拡散層（１４）と、熱酸化膜（１５）と、熱酸化膜（
１５）を形成する際に形成されたドレイン側の厚いゲー
トバーズビーク（１６）と、熱酸化膜（１５）を形成す
る際に形成されたソース側の薄いゲートバーズビーク（
１７）とから構成されている。 【００１４】図１から明らかなように本発明の第一の発
明によるＭＯＳ型トランジスタではドレイン側のゲート
バーズビークが厚くなっている。このようにドレイン側
のゲートバーズビークを厚くすることにより、ドレイン
電圧印加によるドレイン・ゲート近傍部の電位勾配が緩
くなり、ドレイン・基板間のＰＮ接合の逆方向耐圧を高
くすることができる。また、ドレイン近傍部以外のゲー
ト酸化膜厚は薄くしてあるので、前述したゲート酸化膜
薄膜化のメリットが生かされ、最小使用可能ゲート寸法
は薄く、しかもソース・ドレイン間耐圧の高いＭＯＳ型
トランジスタとなっている。 【００１５】つまり本発明の第一の発明のＭＯＳ型トラ
ンジスタは、ゲート酸化膜の薄膜化に伴うドレイン・基
板間の逆方向接合耐圧を改善することにより、非パンチ
スルー領域でのソース・ドレイン間耐圧を向上し、かつ
ゲート酸化膜の薄膜化によるパンチスルー領域でのソー
ス・ドレイン間耐圧向上のメリットを享受することがで
きるのである。 【００１６】次に、第一の発明のＭＯＳ型トランジスタ
を製造する方法に係わる第二の発明の半導体集積回路製
造方法について図２〜図６を用いて説明する。図２〜図
６は第二の発明の半導体集積回路製造方法によるＭＯＳ
型トランジスタの生成過程を示す各工程におけるＭＯＳ
型トランジスタの断面図である。 【００１７】図１に示すＭＯＳ型トランジスタの生成過
程については、まずＰ型シリコン基板（１０）を熱酸化
することにより、ゲート酸化膜（１１）を形成する。こ
の状態のＭＯＳ型トランジスタの断面図を図２に示す。 【００１８】次に、３０００Ａ程度の膜厚のポリシリコ
ンゲート電極（１２）をＣＶＤ法により形成し、写真製
版技術により所望の形状に形成されたレジスト（１８）
をマスクにして前記ポリシリコンゲート電極（１２）を
ＣＦ４ プラズマ等を用いたプラズマエッチング技術を
用いてエッチングする。続いてレジストパターン（１８
）またはポリシリコンゲート電極（１２）をマスクにし
てゲート酸化膜（１１）をエッチングする。この状態の
ＭＯＳ型トランジスタの断面図を図３に示す。次に、レ
ジストパターン（１８）を除去した後、イオン注入技術
を用いてＡｓイオンを加速電圧４０ＫｅＶ程度で、４×
１０１５（ｃｍ−１）程度注入し、Ｎ＋ ソース拡散層
（１４）とＮ＋ ドレイン拡散層（１３）を形成する。 この状態のＭＯＳ型トランジスタの断面図を図４に示す
。 【００１９】次に、写真製版技術によりドレイン部のみ
を露出したレジストパターン（１９）をマスクにして等
方向性酸化膜エッチングすることによりドレイン側のゲ
ート酸化膜をわずかにエッチングし、ゲート酸化膜をソ
ース方向にソース・ドレイン間の距離の５〜１０％程度
食い込ませる。この状態のＭＯＳ型トランジスタの断面
図を図５に示す。 【００２０】その後、Ｎ＋ ソース拡散層（１４）とＮ
＋ ドレイン拡散層（１３）を形成するために注入され
たＡｓイオン注入層を活性化するために、９００℃程度
の温度で窒素雰囲気中で１５分程度熱処理した後、９０
０℃程度の温度で酸素雰囲気中で４０分程度熱処理する
ことにより再酸化を行う。すると酸化後は、ドレイン側
はゲート酸化膜をわずかに食い込ませていたことにより
、ポリシリコンゲート電極（１２）及びＰ型シリコン基
板（１０）が露出した状態で酸化雰囲気に晒されること
になるので、厚いゲートバーズビーク（１６）が形成さ
れる。一方、露出されない状態で酸化雰囲気に晒された
部分は、薄いゲートバーズビーク（１７）が形成される
。 この状態のＭＯＳ型トランジスタの断面図を図６に示す
。 【００２１】以上説明したように、上述した製造方法に
より図１に示すようなドレイン側のみゲート酸化膜を厚
く形成したＭＯＳ型トランジスタを実現することができ
るのである。次に、第一の発明のＭＯＳ型トランジスタ
を製造する方法に係わる本発明の第三の発明の半導体集
積回路製造方法について図７，図８を用いて説明する。 図７，図８は第三の発明の半導体集積回路製造方法によ
るＭＯＳ型トランジスタの生成過程を示す各工程におけ
るＭＯＳ型トランジスタの断面図である。 【００２２】第三の発明の半導体集積回路製造方法にお
いては図４に示す工程までは前記第二の発明の実施例で
示したものと同様の方法である。図４に示すＭＯＳ型ト
ランジスタに対してＮ＋ ソース拡散層（１４）とＮ＋
ドレイン拡散層（１３）を形成するためにＡｓイオン注
入完了後、２０ｎｍ程度の酸化防止窒化膜（２０）を減
圧ＣＶＤ法により前記半導体ウエハの全面に形成する。 次に、写真製版技術によりドレイン部のみを露出したレ
ジストパターン（１９）を形成し、これをマスクにして
、前記酸化防止窒化膜（２０）をＣＦ４ プラズマを用
いたドライエッチング技術によりエッチングする。この
状態のＭＯＳ型トランジスタの断面図を図７に示す。 【００２３】その後、前記Ｎ＋ ソース拡散層（１４）
とＮ＋ドレイン拡散層（１３）を形成するために注入さ
れたＡｓイオン注入層を活性化するために、９００℃程
度の温度で窒素雰囲気中で１５分程度熱処理した後、９
００℃程度の温度で酸素雰囲気中で４０分程度熱処理す
ることにより再酸化を行う。酸化後はドレイン部以外は
酸化防止窒化膜（２０）で覆われていたので酸化される
ことはなく、ドレイン近傍部のゲート酸化膜のみが酸化
され厚いゲートバーズビーク（１６）が形成される。こ
の状態のＭＯＳ型トランジスタの断面図を図８に示す。 【００２４】なお、上記実施例ではＮチャネル型トラン
ジスタについてのみ説明したが、Ｐチャネル型トランジ
スタに本発明を適用しても同様の効果が得られることは
言うまでもない。 【００２５】 【発明の効果】以上説明したように、本発明の第一の発
明に係わる半導体集積回路によれば、ＭＯＳ型トランジ
スタのドレイン近傍部のゲート酸化膜を選択的に厚くす
るように形成したので、ゲート酸化膜の薄膜化によるメ
リットを損なうことなく、ドレイン電圧印加によるドレ
イン・ゲート間に発生する電位勾配を緩くすることによ
り、ドレイン・基板間の逆方向耐圧を高くすることがで
き、非パンチスルー領域のソース・ドレイン間耐圧を高
くすることができるという効果がある。 【００２６】また、本発明の第二の発明に係わる半導体
集積回路の製造方法によれば、半導体ウエハの面上に薄
いゲート酸化膜を生成し、該ゲート酸化膜上にゲート電
極を生成した後、ゲート電極のドレイン側だけを露出す
るように形成されたレジストをマスクにして等方向性酸
化膜エッチングすることにより、ドレイン近傍部のゲー
ト酸化膜を僅かにエッチングした後、再酸化を行うこと
によりドレイン近傍部にのみ比較的厚い、いわゆるゲー
トバーズビークを形成することにより選択的にゲート酸
化膜を厚くするようにしたので、前記第一の発明のＭＯ
Ｓ型トランジスタの構造を簡単な工程の追加によって、
精度良く形成することができるという効果がある。 【００２７】さらに、本発明の第三の発明に係わる半導
体集積回路の製造方法によれば、半導体ウエハの面上に
薄いゲート酸化膜を生成し、該ゲート酸化膜上にゲート
電極を生成した後、全面に酸化防止のための窒化膜を形
成した後、ゲート電極のドレイン側だけを露出するよう
に形成されたレジストをマスクにして窒化膜エッチング
した後、再酸化を行うことによりドレイン近傍部にのみ
比較的厚い、いわゆるゲートバーズビークを形成するこ
とにより選択的にゲート酸化膜を厚くするようにしたの
で、前記第一の発明のＭＯＳ型トランジスタの構造を簡
単な工程の追加によって、精度良く形成することができ
るという効果がある。
体集積回路製造方法，特にＭＯＳ型トランジスタの性能
の改良に関し、ゲート酸化膜の薄膜化に伴う非パンチス
ルー領域でのソース・ドレイン間耐圧の低下を防止する
ＭＯＳ型トランジスタ及びＭＯＳ型トランジスタの製造
方法に関する。 【０００２】 【従来の技術】半導体集積回路の微細化傾向は留まるこ
とを知らず進展しているが、平面的な寸法の縮小にとも
なって、縦方向の寸法も縮小されている。例えば、ゲー
ト酸化膜を例にとると、３ミクロンルールのデバイスで
は５００Ａ程度の膜厚が選ばれていたが、平面的に縮小
されて１ミクロンルールのデバイスとなると２００Ａ程
度の膜厚が選ばれている。これはいわゆる比例縮小則に
則り、デバイスの素子寸法を決定することによりデバイ
スのパラメータを最適化しているわけである。しかし、
これに伴う弊害も現れており以下にその一例を示す。 【０００３】すなわち、図９はＭＯＳ型トランジスタの
重要なパラメータの一つであるソース・ドレイン間耐圧
（ＢＶｓｄ）とゲート寸法との相関関係を、ゲート酸化
膜厚をパラメータにとって現したものである。ここで、
ＭＯＳ型トランジスタのソース・ドレイン間耐圧の決定
要因について簡単に説明する。ソース・ドレイン間耐圧
の決定要因としてはパンチスルーとドレイン・基板間接
合耐圧とがある。 【０００４】（１）パンチスルー ゲート寸法が短い領域でのソース・ドレイン間耐圧を決
定する要因である。ＭＯＳ型トランジスタにおいてはド
レインの電圧を高く（Ｎチャネル型トランジスタの場合
は＋方向に）していくと、ドレイン・基板間のＰＮ接合
が逆方向にバイアスされるために、空乏層が広がってい
き、ついにはソース部にまで達し、ゲートに電圧を印加
していないにもかかわらずソース・ドレイン間に電流が
流れる。この現象は当然ゲート寸法が短いトランジスタ
で顕著に発生し、パンチスルーを起こさない最小のゲー
ト寸法が、ＭＯＳ型トランジスタの最小使用可能ゲート
寸法となる。この現象に対してはゲート酸化膜が薄いほ
うがゲート酸化膜とシリコン基板界面に沿う空乏層の伸
びが抑えられるために耐圧が高くなる。 【０００５】（２）ドレイン・基板間接合耐圧ソース・
ドレイン間耐圧がゲート寸法に依存しない領域である非
パンチスルー領域のソース・ドレイン間耐圧要因である
。ドレイン・基板間接合耐圧は前述したドレイン・基板
間のＰＮ接合の逆方向耐圧であるが、単純にＰＮの濃度
差によっては決まらない。上記（１）で述べたようにゲ
ート酸化膜が薄いとゲート酸化膜とシリコン基板界面に
沿う空乏層の伸びは抑えられるが、ゲート酸化膜を薄く
するためにドレイン電圧印加によるドレイン・ゲート近
傍の電位勾配が急になる。そのため高電界が発生しその
部分でドレイン・基板間のＰＮ接合の逆方向耐圧が決ま
ることになる。従って、ゲート酸化膜を薄くするとドレ
イン・基板間の接合耐圧でＭＯＳ型トランジスタのソー
ス・ドレイン間耐圧が決まる非パンチスルー領域のソー
ス・ドレイン間耐圧が低くなることになる。 【０００６】上記理由によりゲート酸化膜を薄くするに
つれて、ＭＯＳ型トランジスタの最小使用可能ゲート寸
法は短くなって行き微細化傾向に合うが、逆にソース・
ドレイン間耐圧の絶対値は低くなっていく。具体的には
図９に示したソース・ドレイン間耐圧（ＢＶｓｄ）とゲ
ート寸法との相関関係の例では、非パンチスルー領域の
ソース・ドレイン間耐圧はゲート酸化膜の膜厚を２２０
Ａから１８０Ａに薄くすることにより、１４Ｖから１３
Ｖに低下している。つまり、この１８０Ａのゲート酸化
膜厚ではゲート寸法の大きなトランジスタを用いたとし
ても１３Ｖ以上のソース・ドレイン間耐圧は得られない
ことになる。 【０００７】一般的なＭＯＳ型トランジスタに用いられ
る電源電圧は５Ｖ程度であり、ここで述べた程度のソー
ス・ドレイン間耐圧の低下はまったく問題とならない。 しかし、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のように書き込み
時に１２Ｖ以上の高電圧を使用するデバイスにおいては
最大ソース・ドレイン間耐圧の低下が深刻な問題となる
。 【０００８】 【発明が解決しようとする課題】以上説明したように従
来のＭＯＳ型トランジスタでは、ゲート酸化膜の薄膜化
に伴い非パンチスルー領域でのソース・ドレイン間耐圧
が低くなり、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のように書き
込み時に１２Ｖ以上の高電圧を回路内部で取り扱うデバ
イスには、そのようなＭＯＳ型トランジスタは使用でき
なくなるという問題点があった。 【０００９】本発明は上記のような問題点を解消するた
めになされたもので，ゲート酸化膜を薄くしても非パン
チスルー領域でのソース・ドレイン間耐圧が低くならな
いＭＯＳ型トランジスタを得ることを目的とし、さらに
その製造方法を提供することを目的としている。 【００１０】 【課題を解決するための手段】上記目的を達成するため
に、本発明の第一の発明に係わる半導体集積回路は、Ｍ
ＯＳ型トランジスタのドレイン近傍部のゲート酸化膜を
選択的に厚くすることにより（ドレイン側のゲートバー
ズビークをソース側のゲートバーズビークより厚くする
）、ドレイン電圧印加によるドレイン・ゲート近傍部の
電位勾配を緩くして非パンチスルー領域のソース・ドレ
イン間耐圧を高くするようにしたものである。 【００１１】また、本発明の第二の発明に係わる半導体
集積回路の製造方法は、第一の発明の半導体集積回路を
製造するための製造方法であって、半導体ウエハの面上
に薄いゲート酸化膜を生成し、該ゲート酸化膜上にゲー
ト電極を生成した後、ゲート電極のドレイン側だけを露
出するように形成されたレジストをマスクにして等方向
性酸化膜エッチングすることによりドレイン近傍部のゲ
ート酸化膜を僅かにエッチングした後、再酸化を行うこ
とによりドレイン近傍部にのみ比較的厚い、いわゆるゲ
ートバーズビークを形成することにより選択的にゲート
酸化膜を厚くするものである。 さらに、本発明の第
三の発明に係わる半導体集積回路の製造方法は、同様に
第一の発明の半導体集積回路を製造するための製造方法
であって、半導体ウエハの面上に薄いゲート酸化膜を生
成し、該ゲート酸化膜上にゲート電極を生成した後、全
面に酸化防止のための窒化膜を形成した後、ゲート電極
のドレイン側だけを露出するように形成されたレジスト
をマスクにして窒化膜エッチングした後、再酸化を行う
ことによりドレイン近傍部にのみ比較的厚い、いわゆる
ゲートバーズビークを形成することにより選択的にゲー
ト酸化膜を厚くするものである。 【００１２】 【作用】従って、本発明の半導体集積回路及び半導体集
積回路製造方法によれば、ＭＯＳ型トランジスタのドレ
イン近傍部にのみ比較的厚いいわゆるゲートバーズビー
クを形成することにより選択的にゲート酸化膜を厚くで
きるようになり、それによってゲート酸化膜を薄くして
いっても非パンチスルー領域でのソース・ドレイン間耐
圧を高くすることができるようになる。 【００１３】 【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の第一の発明に係わる半導体集積回路
の一実施例であるＭＯＳ型トランジスタの断面図である
。図１において、本発明のＭＯＳ型トランジスタはＰ型
シリコン基板（１０）と、ゲート酸化膜（１１）と、ゲ
ート電極（１２）と、ドレイン拡散層（１３）と、ソー
ス拡散層（１４）と、熱酸化膜（１５）と、熱酸化膜（
１５）を形成する際に形成されたドレイン側の厚いゲー
トバーズビーク（１６）と、熱酸化膜（１５）を形成す
る際に形成されたソース側の薄いゲートバーズビーク（
１７）とから構成されている。 【００１４】図１から明らかなように本発明の第一の発
明によるＭＯＳ型トランジスタではドレイン側のゲート
バーズビークが厚くなっている。このようにドレイン側
のゲートバーズビークを厚くすることにより、ドレイン
電圧印加によるドレイン・ゲート近傍部の電位勾配が緩
くなり、ドレイン・基板間のＰＮ接合の逆方向耐圧を高
くすることができる。また、ドレイン近傍部以外のゲー
ト酸化膜厚は薄くしてあるので、前述したゲート酸化膜
薄膜化のメリットが生かされ、最小使用可能ゲート寸法
は薄く、しかもソース・ドレイン間耐圧の高いＭＯＳ型
トランジスタとなっている。 【００１５】つまり本発明の第一の発明のＭＯＳ型トラ
ンジスタは、ゲート酸化膜の薄膜化に伴うドレイン・基
板間の逆方向接合耐圧を改善することにより、非パンチ
スルー領域でのソース・ドレイン間耐圧を向上し、かつ
ゲート酸化膜の薄膜化によるパンチスルー領域でのソー
ス・ドレイン間耐圧向上のメリットを享受することがで
きるのである。 【００１６】次に、第一の発明のＭＯＳ型トランジスタ
を製造する方法に係わる第二の発明の半導体集積回路製
造方法について図２〜図６を用いて説明する。図２〜図
６は第二の発明の半導体集積回路製造方法によるＭＯＳ
型トランジスタの生成過程を示す各工程におけるＭＯＳ
型トランジスタの断面図である。 【００１７】図１に示すＭＯＳ型トランジスタの生成過
程については、まずＰ型シリコン基板（１０）を熱酸化
することにより、ゲート酸化膜（１１）を形成する。こ
の状態のＭＯＳ型トランジスタの断面図を図２に示す。 【００１８】次に、３０００Ａ程度の膜厚のポリシリコ
ンゲート電極（１２）をＣＶＤ法により形成し、写真製
版技術により所望の形状に形成されたレジスト（１８）
をマスクにして前記ポリシリコンゲート電極（１２）を
ＣＦ４ プラズマ等を用いたプラズマエッチング技術を
用いてエッチングする。続いてレジストパターン（１８
）またはポリシリコンゲート電極（１２）をマスクにし
てゲート酸化膜（１１）をエッチングする。この状態の
ＭＯＳ型トランジスタの断面図を図３に示す。次に、レ
ジストパターン（１８）を除去した後、イオン注入技術
を用いてＡｓイオンを加速電圧４０ＫｅＶ程度で、４×
１０１５（ｃｍ−１）程度注入し、Ｎ＋ ソース拡散層
（１４）とＮ＋ ドレイン拡散層（１３）を形成する。 この状態のＭＯＳ型トランジスタの断面図を図４に示す
。 【００１９】次に、写真製版技術によりドレイン部のみ
を露出したレジストパターン（１９）をマスクにして等
方向性酸化膜エッチングすることによりドレイン側のゲ
ート酸化膜をわずかにエッチングし、ゲート酸化膜をソ
ース方向にソース・ドレイン間の距離の５〜１０％程度
食い込ませる。この状態のＭＯＳ型トランジスタの断面
図を図５に示す。 【００２０】その後、Ｎ＋ ソース拡散層（１４）とＮ
＋ ドレイン拡散層（１３）を形成するために注入され
たＡｓイオン注入層を活性化するために、９００℃程度
の温度で窒素雰囲気中で１５分程度熱処理した後、９０
０℃程度の温度で酸素雰囲気中で４０分程度熱処理する
ことにより再酸化を行う。すると酸化後は、ドレイン側
はゲート酸化膜をわずかに食い込ませていたことにより
、ポリシリコンゲート電極（１２）及びＰ型シリコン基
板（１０）が露出した状態で酸化雰囲気に晒されること
になるので、厚いゲートバーズビーク（１６）が形成さ
れる。一方、露出されない状態で酸化雰囲気に晒された
部分は、薄いゲートバーズビーク（１７）が形成される
。 この状態のＭＯＳ型トランジスタの断面図を図６に示す
。 【００２１】以上説明したように、上述した製造方法に
より図１に示すようなドレイン側のみゲート酸化膜を厚
く形成したＭＯＳ型トランジスタを実現することができ
るのである。次に、第一の発明のＭＯＳ型トランジスタ
を製造する方法に係わる本発明の第三の発明の半導体集
積回路製造方法について図７，図８を用いて説明する。 図７，図８は第三の発明の半導体集積回路製造方法によ
るＭＯＳ型トランジスタの生成過程を示す各工程におけ
るＭＯＳ型トランジスタの断面図である。 【００２２】第三の発明の半導体集積回路製造方法にお
いては図４に示す工程までは前記第二の発明の実施例で
示したものと同様の方法である。図４に示すＭＯＳ型ト
ランジスタに対してＮ＋ ソース拡散層（１４）とＮ＋
ドレイン拡散層（１３）を形成するためにＡｓイオン注
入完了後、２０ｎｍ程度の酸化防止窒化膜（２０）を減
圧ＣＶＤ法により前記半導体ウエハの全面に形成する。 次に、写真製版技術によりドレイン部のみを露出したレ
ジストパターン（１９）を形成し、これをマスクにして
、前記酸化防止窒化膜（２０）をＣＦ４ プラズマを用
いたドライエッチング技術によりエッチングする。この
状態のＭＯＳ型トランジスタの断面図を図７に示す。 【００２３】その後、前記Ｎ＋ ソース拡散層（１４）
とＮ＋ドレイン拡散層（１３）を形成するために注入さ
れたＡｓイオン注入層を活性化するために、９００℃程
度の温度で窒素雰囲気中で１５分程度熱処理した後、９
００℃程度の温度で酸素雰囲気中で４０分程度熱処理す
ることにより再酸化を行う。酸化後はドレイン部以外は
酸化防止窒化膜（２０）で覆われていたので酸化される
ことはなく、ドレイン近傍部のゲート酸化膜のみが酸化
され厚いゲートバーズビーク（１６）が形成される。こ
の状態のＭＯＳ型トランジスタの断面図を図８に示す。 【００２４】なお、上記実施例ではＮチャネル型トラン
ジスタについてのみ説明したが、Ｐチャネル型トランジ
スタに本発明を適用しても同様の効果が得られることは
言うまでもない。 【００２５】 【発明の効果】以上説明したように、本発明の第一の発
明に係わる半導体集積回路によれば、ＭＯＳ型トランジ
スタのドレイン近傍部のゲート酸化膜を選択的に厚くす
るように形成したので、ゲート酸化膜の薄膜化によるメ
リットを損なうことなく、ドレイン電圧印加によるドレ
イン・ゲート間に発生する電位勾配を緩くすることによ
り、ドレイン・基板間の逆方向耐圧を高くすることがで
き、非パンチスルー領域のソース・ドレイン間耐圧を高
くすることができるという効果がある。 【００２６】また、本発明の第二の発明に係わる半導体
集積回路の製造方法によれば、半導体ウエハの面上に薄
いゲート酸化膜を生成し、該ゲート酸化膜上にゲート電
極を生成した後、ゲート電極のドレイン側だけを露出す
るように形成されたレジストをマスクにして等方向性酸
化膜エッチングすることにより、ドレイン近傍部のゲー
ト酸化膜を僅かにエッチングした後、再酸化を行うこと
によりドレイン近傍部にのみ比較的厚い、いわゆるゲー
トバーズビークを形成することにより選択的にゲート酸
化膜を厚くするようにしたので、前記第一の発明のＭＯ
Ｓ型トランジスタの構造を簡単な工程の追加によって、
精度良く形成することができるという効果がある。 【００２７】さらに、本発明の第三の発明に係わる半導
体集積回路の製造方法によれば、半導体ウエハの面上に
薄いゲート酸化膜を生成し、該ゲート酸化膜上にゲート
電極を生成した後、全面に酸化防止のための窒化膜を形
成した後、ゲート電極のドレイン側だけを露出するよう
に形成されたレジストをマスクにして窒化膜エッチング
した後、再酸化を行うことによりドレイン近傍部にのみ
比較的厚い、いわゆるゲートバーズビークを形成するこ
とにより選択的にゲート酸化膜を厚くするようにしたの
で、前記第一の発明のＭＯＳ型トランジスタの構造を簡
単な工程の追加によって、精度良く形成することができ
るという効果がある。
【図１】本発明の第一の発明に係わる半導体集積回路の
一実施例であるＭＯＳ型トランジスタのブロック図であ
る。
一実施例であるＭＯＳ型トランジスタのブロック図であ
る。
【図２】第二の発明の半導体集積回路製造方法によるＭ
ＯＳ型トランジスタの生成過程を示すＭＯＳ型トランジ
スタの断面図である。
ＯＳ型トランジスタの生成過程を示すＭＯＳ型トランジ
スタの断面図である。
【図３】ポリシリコンゲート電極（１２）とゲート酸化
膜（１１）をエッチングした状態のＭＯＳ型トランジス
タの断面図である。
膜（１１）をエッチングした状態のＭＯＳ型トランジス
タの断面図である。
【図４】Ｎ＋ ソース拡散層（１４）・Ｎ＋ ドレイン
拡散層（１３）を形成した状態のＭＯＳ型トランジスタ
の断面図である。
拡散層（１３）を形成した状態のＭＯＳ型トランジスタ
の断面図である。
【図５】ゲート酸化膜をソース方向に食い込ませるよう
に形成した状態のＭＯＳ型トランジスタの断面図である
。
に形成した状態のＭＯＳ型トランジスタの断面図である
。
【図６】熱処理により再酸化を行った後に厚いゲートバ
ーズビーク（１６）を形成したＭＯＳ型トランジスタの
断面図である。
ーズビーク（１６）を形成したＭＯＳ型トランジスタの
断面図である。
【図７】第三の発明の半導体集積回路製造方法によるＭ
ＯＳ型トランジスタの生成過程を示すＭＯＳ型トランジ
スタの断面図である。
ＯＳ型トランジスタの生成過程を示すＭＯＳ型トランジ
スタの断面図である。
【図８】熱処理により再酸化を行った後に厚いゲートバ
ーズビーク（１６）を形成した状態のＭＯＳ型トランジ
スタの断面図である。
ーズビーク（１６）を形成した状態のＭＯＳ型トランジ
スタの断面図である。
【図９】ＭＯＳ型トランジスタのソース・ドレイン間耐
圧（ＢＶｓｄ）とゲート寸法との相関関係を、ゲート酸
化膜厚をパラメータにとって表した図である。
圧（ＢＶｓｄ）とゲート寸法との相関関係を、ゲート酸
化膜厚をパラメータにとって表した図である。
（１０） Ｐ型シリコン基板
（１１） ゲート酸化膜
（１２） ポリシリコンゲート電極
（１３） ドレイン拡散層
（１４） ソース拡散層
（１５） 熱酸化膜
（１６） 厚いゲートバーズビーク
（１７） 薄いゲートバーズビーク
（１８），（１９） レジストパターン（２０）
酸化防止窒化膜
酸化防止窒化膜
Claims (3)
- 【請求項１】 ＭＯＳ型半導体集積回路において、ド
レイン近傍部のゲートバーズビークがソース近傍部のゲ
ートバーズビークよりも厚いことを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路を製造
するための製造方法であって、半導体ウエハの面上に熱
酸化法等によりゲート酸化膜となる酸化薄膜を生成する
酸化薄膜生成工程と、前記酸化薄膜上にゲート電極とな
る多結晶シリコン薄膜等の電極材料を生成するゲート電
極生成工程と、写真製版技術により所望の形状に形成し
たホトレジストをマスクにして前記電極材料をドライエ
ッチング技術によりエッチングするエッチング工程と、
所望の形状に形成された前記電極材料をマスクにして前
記半導体基板とは逆電導型の不純物をイオン注入法等に
より導入しソース拡散層及びドレイン拡散層を形成する
拡散層形成工程と、写真製版技術により前記ドレイン拡
散層のみが露出するように形成されたホトレジストをマ
スクに等方向性酸化膜エッチングすることにより前記ゲ
ート酸化膜のドレイン側端部をソース方向にソース・ド
レイン間の長さの５〜１０％程度の長さ分食い込ませる
調整工程と、上記各工程により得られた半導体ウエハ全
体を熱酸化雰囲気に晒すことによりドレイン側端部のゲ
ートバーズビークを厚くする熱処理工程とを、少なくと
も含むことを特徴とする半導体集積回路の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路を製造
するための製造方法であって、半導体ウエハの面上に熱
酸化法等によりゲート酸化膜となる酸化薄膜を生成する
酸化薄膜生成工程と、前記酸化薄膜上にゲート電極とな
る多結晶シリコン薄膜等の電極材料を生成するゲート電
極生成工程と、写真製版技術により所望の形状に形成し
たホトレジストをマスクにして前記電極材料をドライエ
ッチング技術によりエッチングするエッチング工程と、
所望の形状に形成された前記電極材料をマスクにして前
記半導体基板とは逆電導型の不純物をイオン注入法等に
より導入しソース拡散層及びドレイン拡散層を形成する
拡散層形成工程と、前記各工程により得られた半導体ウ
エハの全面に酸化防止効果を有する窒化膜等の薄膜を生
成する酸化防止膜生成工程と、写真製版技術により前記
ドレイン拡散層のみが露出するように形成されたホトレ
ジストをマスクに前記酸化防止効果を有する薄膜をエッ
チングする酸化防止薄膜エッチング工程と、上記各工程
により得られた半導体ウエハ全体を熱酸化雰囲気に晒す
ことによりドレイン側端部のゲートバーズビークを厚く
する熱処理工程とを、少なくとも含むことを特徴とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012064A JPH04246862A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路及び半導体集積回路製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012064A JPH04246862A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路及び半導体集積回路製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246862A true JPH04246862A (ja) | 1992-09-02 |
Family
ID=11795175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012064A Pending JPH04246862A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路及び半導体集積回路製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332387B2 (en) | 2003-11-14 | 2008-02-19 | Promos Technologies Inc. | MOSFET structure and method of fabricating the same |
| JP2009501432A (ja) * | 2005-03-29 | 2009-01-15 | フリースケール セミコンダクター インコーポレイテッド | 非対称性誘電領域を備える半導体装置の形成方法及びその半導体装置の構造 |
| US8119474B2 (en) | 2005-07-19 | 2012-02-21 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
-
1991
- 1991-02-01 JP JP3012064A patent/JPH04246862A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332387B2 (en) | 2003-11-14 | 2008-02-19 | Promos Technologies Inc. | MOSFET structure and method of fabricating the same |
| JP2009501432A (ja) * | 2005-03-29 | 2009-01-15 | フリースケール セミコンダクター インコーポレイテッド | 非対称性誘電領域を備える半導体装置の形成方法及びその半導体装置の構造 |
| US8119474B2 (en) | 2005-07-19 | 2012-02-21 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6165849A (en) | Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip | |
| KR20000048314A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6221736B1 (en) | Fabrication method for a shallow trench isolation structure | |
| KR100313546B1 (ko) | 트랜지스터 형성방법 | |
| JPH04246862A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JP2663946B2 (ja) | 半導体装置の製造方法 | |
| JP2881824B2 (ja) | 半導体装置の製造方法 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JPH0621369A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH04112579A (ja) | Ｍｏｓ型半導体装置 | |
| KR100379534B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3277912B2 (ja) | 半導体装置の製造方法 | |
| JP2004158806A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP3918696B2 (ja) | 半導体装置の製造方法 | |
| KR100817712B1 (ko) | 고전압 모스 소자의 제조 방법 | |
| KR100713325B1 (ko) | 반도체 소자의 게이트 절연막 형성 방법 | |
| JPH11274491A (ja) | 半導体装置及びその製造方法 |