JPH10261795A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH10261795A JPH10261795A JP6757997A JP6757997A JPH10261795A JP H10261795 A JPH10261795 A JP H10261795A JP 6757997 A JP6757997 A JP 6757997A JP 6757997 A JP6757997 A JP 6757997A JP H10261795 A JPH10261795 A JP H10261795A
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- JP
- Japan
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- semiconductor substrate
- gate electrode
- concentration
- gate
- low
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Abstract
(57)【要約】
【課題】 ゲート電極及びゲート絶縁膜の厚さが薄くな
ってくると、ハロー領域を形成しようとすると、不純物
がゲート電極及びゲート絶縁膜を突き抜けてチャネル領
域にも注入されてしまい、トランジスタの動作閾値電圧
などのトランジスタ特性を変化させてしまうことにな
る。 【解決手段】 表面に凸部を有するＰ型シリコン基板１
に形成され、且つ、凸部の上面にゲート絶縁膜２を介し
てゲート電極３を有し、且つ、凸部の下部のシリコン基
板１面に高濃度ソース／ドレイン領域８、９を有し、且
つ、凸部側面に低濃度ソース／ドレイン領域４、５を有
し、ゲート電極３の中央側で、低濃度ソース／ドレイン
領域４、５を囲むように、シリコン基板１と同じ導電型
で該シリコン基板１より高濃度の短チャネル効果抑制層
６、７を有する。
ってくると、ハロー領域を形成しようとすると、不純物
がゲート電極及びゲート絶縁膜を突き抜けてチャネル領
域にも注入されてしまい、トランジスタの動作閾値電圧
などのトランジスタ特性を変化させてしまうことにな
る。 【解決手段】 表面に凸部を有するＰ型シリコン基板１
に形成され、且つ、凸部の上面にゲート絶縁膜２を介し
てゲート電極３を有し、且つ、凸部の下部のシリコン基
板１面に高濃度ソース／ドレイン領域８、９を有し、且
つ、凸部側面に低濃度ソース／ドレイン領域４、５を有
し、ゲート電極３の中央側で、低濃度ソース／ドレイン
領域４、５を囲むように、シリコン基板１と同じ導電型
で該シリコン基板１より高濃度の短チャネル効果抑制層
６、７を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】以下、ＮＭＯＳトランジスタを例に、従
来の構造と製造方法を図３にしたがって説明する。
来の構造と製造方法を図３にしたがって説明する。
【０００３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１０上にゲート絶縁膜１１を熱酸化により形成
する。その後、その上にポリシリコン等のゲート電極材
料１２をＣＶＤ法により形成する。
コン基板１０上にゲート絶縁膜１１を熱酸化により形成
する。その後、その上にポリシリコン等のゲート電極材
料１２をＣＶＤ法により形成する。
【０００４】次に、図３（ｂ）に示すように、フォトレ
ジスト膜を塗布し、フォトリソグラフィ工程により、ゲ
ート電極パターンを形成し、該ゲート電極パターンをマ
スクにゲート電極材料１２及びゲート絶縁膜１１をエッ
チングし、ゲート電極部を形成する。
ジスト膜を塗布し、フォトリソグラフィ工程により、ゲ
ート電極パターンを形成し、該ゲート電極パターンをマ
スクにゲート電極材料１２及びゲート絶縁膜１１をエッ
チングし、ゲート電極部を形成する。
【０００５】基板面のほぼ垂直方向から、注入過程で基
板を面内で回転させながら、リン（31Ｐ+）などのＮ型
不純物をイオン注入し、低濃度ソース／ドレイン領域１
３、１４を形成する。
板を面内で回転させながら、リン（31Ｐ+）などのＮ型
不純物をイオン注入し、低濃度ソース／ドレイン領域１
３、１４を形成する。
【０００６】次に、図３（ｃ）に示すように、基板面垂
直方向に対して斜め方向から、且つ、注入過程で基板を
面内で回転させて、ボロン（11Ｂ+）などのＰ型不純物
をイオン注入し、短チャネル効果抑制のためのハロー領
域１５、１６を形成する。
直方向に対して斜め方向から、且つ、注入過程で基板を
面内で回転させて、ボロン（11Ｂ+）などのＰ型不純物
をイオン注入し、短チャネル効果抑制のためのハロー領
域１５、１６を形成する。
【０００７】次に、図３（ｄ）に示すように、ＣＶＤ法
により絶縁膜を堆積し、続けてエッチバックを行い、サ
イドウォール部１７、１８を形成する。その後、ヒ素（
75Ａｓ+）などのＮ型不純物を高濃度にイオン注入し、
高濃度ソース／ドレイン領域１９、２０を形成し、熱処
理により、イオン注入した不純物を活性化し、トランジ
スタを形成する。
により絶縁膜を堆積し、続けてエッチバックを行い、サ
イドウォール部１７、１８を形成する。その後、ヒ素（
75Ａｓ+）などのＮ型不純物を高濃度にイオン注入し、
高濃度ソース／ドレイン領域１９、２０を形成し、熱処
理により、イオン注入した不純物を活性化し、トランジ
スタを形成する。
【０００８】上記説明はＮＭＯＳトランジスタの場合で
あるが、ＰＭＯＳの場合は不純物の導電型が逆になるだ
けで、同様である。
あるが、ＰＭＯＳの場合は不純物の導電型が逆になるだ
けで、同様である。
【０００９】尚、絶縁ゲート型電界効果トランジスタに
おいて、基板面に対して***した凸状部分の上面に、ゲ
ート絶縁膜を介して、ゲート電極が形成されており、凸
状部下段部分に、高濃度ソース／ドレイン領域が形成さ
れており、段差部側面に低濃度ソース／ドレイン領域が
形成されていることを特徴とする、半導体装置が特開平
５−３４３６７４号公報に提案されているが、これは低
濃度ソース／ドレイン部を長く取る取るため、段差を設
けるものであり、ハロー領域形成については何ら記載さ
れていない。
おいて、基板面に対して***した凸状部分の上面に、ゲ
ート絶縁膜を介して、ゲート電極が形成されており、凸
状部下段部分に、高濃度ソース／ドレイン領域が形成さ
れており、段差部側面に低濃度ソース／ドレイン領域が
形成されていることを特徴とする、半導体装置が特開平
５−３４３６７４号公報に提案されているが、これは低
濃度ソース／ドレイン部を長く取る取るため、段差を設
けるものであり、ハロー領域形成については何ら記載さ
れていない。
【００１０】
【発明が解決しようとする課題】絶縁ゲート型電界効果
トランジスタにおいては、ゲート長が短くなるにつれ
て、短チャネル効果と呼ばれる、トランジスタの動作閾
値電圧低下などの現象が生じる。トランジスタの製造過
程において、ゲート長のバラツキが必然的に生じるた
め、短チャネル効果は、できるだけ生じないようにする
ことが望ましい。
トランジスタにおいては、ゲート長が短くなるにつれ
て、短チャネル効果と呼ばれる、トランジスタの動作閾
値電圧低下などの現象が生じる。トランジスタの製造過
程において、ゲート長のバラツキが必然的に生じるた
め、短チャネル効果は、できるだけ生じないようにする
ことが望ましい。
【００１１】短チャネル効果を抑制する方法として、ハ
ロー領域と呼ばれる短チャネル効果抑制層をトランジス
タ構造の一部に形成する方法がある。このハロー領域
は、基板と導電型で、不純物濃度が基板より高い領域を
低濃度ソース／ドレイン領域を囲むように形成したもの
である。ハロー領域が存在すると、ＰＮ接合領域におけ
る基板側の空乏層の広がりを抑えるために、短チャネル
効果が抑制される。
ロー領域と呼ばれる短チャネル効果抑制層をトランジス
タ構造の一部に形成する方法がある。このハロー領域
は、基板と導電型で、不純物濃度が基板より高い領域を
低濃度ソース／ドレイン領域を囲むように形成したもの
である。ハロー領域が存在すると、ＰＮ接合領域におけ
る基板側の空乏層の広がりを抑えるために、短チャネル
効果が抑制される。
【００１２】しかし、素子の微細化に伴い、ゲート電極
及びゲート絶縁膜の厚さが薄くなってくると、上記のよ
うな従来技術の構造と、その製造方法により、ハロー領
域を形成しようとすると、低濃度ソース／ドレイン領域
を囲むような位置に形成する、不純物のイオン注入条件
では、この不純物がゲート電極及びゲート絶縁膜を突き
抜けてチャネル領域にも注入されてしまい、トランジス
タの動作閾値電圧などのトランジスタ特性を変化させて
しまうことになる。
及びゲート絶縁膜の厚さが薄くなってくると、上記のよ
うな従来技術の構造と、その製造方法により、ハロー領
域を形成しようとすると、低濃度ソース／ドレイン領域
を囲むような位置に形成する、不純物のイオン注入条件
では、この不純物がゲート電極及びゲート絶縁膜を突き
抜けてチャネル領域にも注入されてしまい、トランジス
タの動作閾値電圧などのトランジスタ特性を変化させて
しまうことになる。
【００１３】また、逆にゲート電極及びゲート絶縁膜を
突き抜けないような注入条件では、空乏層の広がりを抑
えて、短チャネル効果を抑制するだけの十分な不純物を
低濃度ソース／ドレイン領域を囲むような位置に注入で
きない。
突き抜けないような注入条件では、空乏層の広がりを抑
えて、短チャネル効果を抑制するだけの十分な不純物を
低濃度ソース／ドレイン領域を囲むような位置に注入で
きない。
【００１４】本発明の目的は、微細化された絶縁ゲート
型電界効果トランジスタにおいて、短チャネル効果抑制
のためのハロー領域を低濃度ソース／ドレイン領域を囲
むような領域だけに形成する手段を提供することにあ
る。
型電界効果トランジスタにおいて、短チャネル効果抑制
のためのハロー領域を低濃度ソース／ドレイン領域を囲
むような領域だけに形成する手段を提供することにあ
る。
【００１５】
【課題を解決するための手段】請求項１記載の本発明の
絶縁ゲート型電界効果トランジスタは、表面に凸部を有
する半導体基板に形成され、且つ、該凸部の上面にゲー
ト絶縁膜を介してゲート電極を有し、且つ、上記凸部の
下部の上記半導体基板面に高濃度ソース／ドレイン領域
を有し、且つ、上記凸部側面に低濃度ソース／ドレイン
領域を有し、上記ゲート電極の中央側で、該低濃度ソー
ス／ドレイン領域を囲むように、上記シリコン基板と同
じ導電型で該半導体基板より高濃度不純物領域を有する
ことを特徴とするものである。
絶縁ゲート型電界効果トランジスタは、表面に凸部を有
する半導体基板に形成され、且つ、該凸部の上面にゲー
ト絶縁膜を介してゲート電極を有し、且つ、上記凸部の
下部の上記半導体基板面に高濃度ソース／ドレイン領域
を有し、且つ、上記凸部側面に低濃度ソース／ドレイン
領域を有し、上記ゲート電極の中央側で、該低濃度ソー
ス／ドレイン領域を囲むように、上記シリコン基板と同
じ導電型で該半導体基板より高濃度不純物領域を有する
ことを特徴とするものである。
【００１６】また、請求項２記載の本発明の絶縁ゲート
型電界効果トランジスタの製造方法は、半導体基板上
に、ゲート絶縁膜を介して、ゲート電極材料膜を形成
し、パターニングにより、ゲート電極部を形成すると同
時に、半導体基板もエッチングして、シリコン基板表面
に対して***した、凸部を形成する工程と、上記半導体
基板と異なる導電型の不純物を、半導体基板表面垂直方
向に対して、斜め方向で且つ回転させながらイオン注入
し、ソース／ドレイン領域となる低濃度の第１不純物領
域を形成する工程と、上記半導体基板と同じ導電型の不
純物を該半導体基板表面垂直方向に対して斜め方向で且
つ回転させながらイオン注入し、上記低濃度の第１不純
物領域よりもゲート電極中央部側に、第２不純物領域を
形成する工程と、上記半導体基板と異なる導電型の不純
物を上記ゲート部をマスクに、上記半導体基板表面垂直
方向からイオン注入し、ソース／ドレイン領域となる高
濃度の第３不純物領域を形成する工程と、上記第１乃至
第３不純物領域を活性化する工程とを有することを特徴
とするものである。
型電界効果トランジスタの製造方法は、半導体基板上
に、ゲート絶縁膜を介して、ゲート電極材料膜を形成
し、パターニングにより、ゲート電極部を形成すると同
時に、半導体基板もエッチングして、シリコン基板表面
に対して***した、凸部を形成する工程と、上記半導体
基板と異なる導電型の不純物を、半導体基板表面垂直方
向に対して、斜め方向で且つ回転させながらイオン注入
し、ソース／ドレイン領域となる低濃度の第１不純物領
域を形成する工程と、上記半導体基板と同じ導電型の不
純物を該半導体基板表面垂直方向に対して斜め方向で且
つ回転させながらイオン注入し、上記低濃度の第１不純
物領域よりもゲート電極中央部側に、第２不純物領域を
形成する工程と、上記半導体基板と異なる導電型の不純
物を上記ゲート部をマスクに、上記半導体基板表面垂直
方向からイオン注入し、ソース／ドレイン領域となる高
濃度の第３不純物領域を形成する工程と、上記第１乃至
第３不純物領域を活性化する工程とを有することを特徴
とするものである。
【００１７】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
いて詳細に説明する。
【００１８】図１は本発明の一の実施の形態の絶縁ゲー
ト型電界効果トランジスタの断面図であり、図２は本発
明の一の実施の形態の絶縁ゲート型電界効果トランジス
タの製造工程図である。
ト型電界効果トランジスタの断面図であり、図２は本発
明の一の実施の形態の絶縁ゲート型電界効果トランジス
タの製造工程図である。
【００１９】尚、図１及び図２において、１はＰ型シリ
コン基板、２はゲート絶縁膜、３はゲート電極、４、５
は低濃度ソース／ドレイン領域、６、７は短チャネル効
果抑制層、８、９は高濃度ソース／ドレイン領域を示
す。
コン基板、２はゲート絶縁膜、３はゲート電極、４、５
は低濃度ソース／ドレイン領域、６、７は短チャネル効
果抑制層、８、９は高濃度ソース／ドレイン領域を示
す。
【００２０】本発明は、図１に示すように、表面に凸部
を有するＰ型シリコン基板１に形成され、且つ、凸部の
上面にゲート絶縁膜２を介してゲート電極３を有し、且
つ、凸部の下部のシリコン基板１面に高濃度ソース／ド
レイン領域８、９を有し、且つ、凸部側面に低濃度ソー
ス／ドレイン領域４、５を有し、ゲート電極３の中央側
で、低濃度ソース／ドレイン領域４、５を囲むように、
シリコン基板１と同じ導電型で該シリコン基板１より高
濃度の短チャネル効果抑制層６、７を有することを特徴
とする。
を有するＰ型シリコン基板１に形成され、且つ、凸部の
上面にゲート絶縁膜２を介してゲート電極３を有し、且
つ、凸部の下部のシリコン基板１面に高濃度ソース／ド
レイン領域８、９を有し、且つ、凸部側面に低濃度ソー
ス／ドレイン領域４、５を有し、ゲート電極３の中央側
で、低濃度ソース／ドレイン領域４、５を囲むように、
シリコン基板１と同じ導電型で該シリコン基板１より高
濃度の短チャネル効果抑制層６、７を有することを特徴
とする。
【００２１】以下に、図２を用いて、本発明の一実施の
形態の絶縁ゲート型電界効果トランジスタの製造工程を
説明する。
形態の絶縁ゲート型電界効果トランジスタの製造工程を
説明する。
【００２２】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１（不純物濃度〜２．０×１０17ｃｍ-3）上
に、厚さ５０Åのゲート絶縁膜２を熱酸化による、熱酸
化膜で形成する。その後、ゲート絶縁膜２の上に厚さ１
５００Åのゲート電極３の材料となるポリシリコン膜を
ＣＶＤ法により形成する。
コン基板１（不純物濃度〜２．０×１０17ｃｍ-3）上
に、厚さ５０Åのゲート絶縁膜２を熱酸化による、熱酸
化膜で形成する。その後、ゲート絶縁膜２の上に厚さ１
５００Åのゲート電極３の材料となるポリシリコン膜を
ＣＶＤ法により形成する。
【００２３】次に、図２（ｂ）に示すように、パターニ
ングによりゲート電極部を形成すると同時に、シリコン
基板も５００Å程度エッチングし、ゲート電極３がシリ
コン基板の凸状部上面に形成されるようにする。その
後、シリコン基板１に対して、垂直方向に対して約１０
度の角度をつけて斜めから、且つ、注入過程で基板面内
で８回回転させながら、リン（31Ｐ+）などのＮ型不純
物を、注入エネルギーを３０ｋｅＶ、ドーズ量を４．０
×１０13ｃｍ-2としてイオン注入し、低濃度ソース／ド
レイン領域４、５を形成する。
ングによりゲート電極部を形成すると同時に、シリコン
基板も５００Å程度エッチングし、ゲート電極３がシリ
コン基板の凸状部上面に形成されるようにする。その
後、シリコン基板１に対して、垂直方向に対して約１０
度の角度をつけて斜めから、且つ、注入過程で基板面内
で８回回転させながら、リン（31Ｐ+）などのＮ型不純
物を、注入エネルギーを３０ｋｅＶ、ドーズ量を４．０
×１０13ｃｍ-2としてイオン注入し、低濃度ソース／ド
レイン領域４、５を形成する。
【００２４】次に、図２（ｃ）に示すように、シリコン
基板１に対して、垂直方向に対して約４０度の角度をつ
けて斜めから、且つ、注入過程で基板面内で８回回転さ
せながら、ボロン（11Ｂ+）などのＰ型不純物を、注入
エネルギーを１０ｋｅＶ、ドーズ量を８．０×１０12ｃ
ｍ-2としてイオン注入し、シリコン基板１と同じ導電型
で高濃度の短チャネル効果抑制層６、７を形成する。
基板１に対して、垂直方向に対して約４０度の角度をつ
けて斜めから、且つ、注入過程で基板面内で８回回転さ
せながら、ボロン（11Ｂ+）などのＰ型不純物を、注入
エネルギーを１０ｋｅＶ、ドーズ量を８．０×１０12ｃ
ｍ-2としてイオン注入し、シリコン基板１と同じ導電型
で高濃度の短チャネル効果抑制層６、７を形成する。
【００２５】次に、図２（ｄ）に示すように、ヒ素（75
Ａｓ+）などのＮ型不純物をシリコン基板に対して、ほ
ぼ垂直方向から（基板面垂直方向に対して７度）、加速
エネルギーを５０ｋｅＶ、ドーズ量を３．０×１０15ｃ
ｍ-2で、イオン注入し、高濃度ソース／ドレイン領域
８、９を形成する。その後、不純物活性化のための熱処
理を行い、トランジスタを形成する。
Ａｓ+）などのＮ型不純物をシリコン基板に対して、ほ
ぼ垂直方向から（基板面垂直方向に対して７度）、加速
エネルギーを５０ｋｅＶ、ドーズ量を３．０×１０15ｃ
ｍ-2で、イオン注入し、高濃度ソース／ドレイン領域
８、９を形成する。その後、不純物活性化のための熱処
理を行い、トランジスタを形成する。
【００２６】上述の実施の形態により、従来技術と同等
の性能を有するＮＭＯＳトランジスタが得られる。本発
明は上記実施の形態に限定されず、例えば、ＰＭＯＳト
ランジスタの場合は、不純物の導電型が逆になるだけ
で、同様である。また、Ｐ型シリコン基板に直接トラン
ジスタを形成しているが、Ｐ型ウエルを形成し、そのウ
エルにトランジスタを形成してもよく、また、Ｎ型基板
で作成する場合も同様である。
の性能を有するＮＭＯＳトランジスタが得られる。本発
明は上記実施の形態に限定されず、例えば、ＰＭＯＳト
ランジスタの場合は、不純物の導電型が逆になるだけ
で、同様である。また、Ｐ型シリコン基板に直接トラン
ジスタを形成しているが、Ｐ型ウエルを形成し、そのウ
エルにトランジスタを形成してもよく、また、Ｎ型基板
で作成する場合も同様である。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ゲート絶縁膜及びゲート電極が薄い
場合でも、低濃度ソース、ドレイン領域をゲート電極中
央側で囲む領域に、基板と同じ導電型で、不純物濃度の
高い領域を形成し、空乏層の広がりを抑えることがで
き、短チャネル効果を抑制した絶縁ゲート型電界効果ト
ランジスタを得ることができる。
用いることにより、ゲート絶縁膜及びゲート電極が薄い
場合でも、低濃度ソース、ドレイン領域をゲート電極中
央側で囲む領域に、基板と同じ導電型で、不純物濃度の
高い領域を形成し、空乏層の広がりを抑えることがで
き、短チャネル効果を抑制した絶縁ゲート型電界効果ト
ランジスタを得ることができる。
【図１】本発明の一実施の形態の絶縁ゲート型電界効果
トランジスタの断面図である。
トランジスタの断面図である。
【図２】本発明の一実施の形態の絶縁ゲート型電界効果
トランジスタの製造工程図である。
トランジスタの製造工程図である。
【図３】従来の絶縁ゲート型電界効果トランジスタの製
造工程図である。
造工程図である。
１ Ｐ型シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４、５ 低濃度ソース／ドレイン領域 ６、７ 短チャネル効果抑制層 ８、９ 高濃度ソース／ドレイン領域
Claims (2)
- 【請求項１】 表面に凸部を有する半導体基板に形成さ
れ、且つ、該凸部の上面にゲート絶縁膜を介してゲート
電極を有し、且つ、上記凸部の下部の上記半導体基板面
に高濃度ソース／ドレイン領域を有し、且つ、上記凸部
側面に低濃度ソース／ドレイン領域を有し、上記ゲート
電極の中央側で、該低濃度ソース／ドレイン領域を囲む
ように、上記シリコン基板と同じ導電型で該半導体基板
より高濃度不純物領域を有することを特徴とする絶縁ゲ
ート型電界効果トランジスタ。 - 【請求項２】 半導体基板上に、ゲート絶縁膜を介し
て、ゲート電極材料膜を形成し、パターニングにより、
ゲート電極部を形成すると同時に、半導体基板もエッチ
ングして、シリコン基板表面に対して***した、凸部を
形成する工程と、 上記半導体基板と異なる導電型の不純物を、半導体基板
表面垂直方向に対して、斜め方向で且つ回転させながら
イオン注入し、ソース／ドレイン領域となる低濃度の第
１不純物領域を形成する工程と、 上記半導体基板と同じ導電型の不純物を該半導体基板表
面垂直方向に対して斜め方向で且つ回転させながらイオ
ン注入し、上記低濃度の第１不純物領域よりもゲート電
極中央部側に、第２不純物領域を形成する工程と、 上記半導体基板と異なる導電型の不純物を上記ゲート部
をマスクに、上記半導体基板表面垂直方向からイオン注
入し、ソース／ドレイン領域となる高濃度の第３不純物
領域を形成する工程と、 上記第１乃至第３不純物領域を活性化する工程とを有す
ることを特徴とする、請求項１記載の絶縁ゲート型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6757997A JPH10261795A (ja) | 1997-03-21 | 1997-03-21 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6757997A JPH10261795A (ja) | 1997-03-21 | 1997-03-21 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261795A true JPH10261795A (ja) | 1998-09-29 |
Family
ID=13348991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6757997A Pending JPH10261795A (ja) | 1997-03-21 | 1997-03-21 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| KR100753098B1 (ko) | 2004-12-28 | 2007-08-29 | 주식회사 하이닉스반도체 | 채널길이를 증가시킨 반도체 소자 및 그의 제조 방법 |
| JP2012516557A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪誘起合金及び段階的なドーパントプロファイルを含むその場で形成されるドレイン及びソース領域 |
-
1997
- 1997-03-21 JP JP6757997A patent/JPH10261795A/ja active Pending
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|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
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