JP3277912B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3277912B2 JP3277912B2 JP07937999A JP7937999A JP3277912B2 JP 3277912 B2 JP3277912 B2 JP 3277912B2 JP 07937999 A JP07937999 A JP 07937999A JP 7937999 A JP7937999 A JP 7937999A JP 3277912 B2 JP3277912 B2 JP 3277912B2
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Description
【０００１】
【発明の属する技術分野】この発明は、ポリサイド構造
のゲート電極を有する半導体装置の製造方法に関する。
のゲート電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、多くのＣＭＯＳ半導体装置では、
ポリシリコン層上に高融点金属シリサイド層を堆積した
ポリサイドゲート電極構造が採用されている。ポリサイ
ド構造のゲート電極を有する半導体装置では、サイズの
微細化の要請からソース／ドレインの接合深さが浅くな
ってきており、ゲート寸法が０．１μｍレベルのＣＭＯ
Ｓにおける接合深さは０．１μｍ以下が必要になる。
ポリシリコン層上に高融点金属シリサイド層を堆積した
ポリサイドゲート電極構造が採用されている。ポリサイ
ド構造のゲート電極を有する半導体装置では、サイズの
微細化の要請からソース／ドレインの接合深さが浅くな
ってきており、ゲート寸法が０．１μｍレベルのＣＭＯ
Ｓにおける接合深さは０．１μｍ以下が必要になる。
【０００３】０．１μｍレベルのＣＭＯＳでは一般にＰ
−Ｎゲートが採用されるためにゲートのＰゲート化ある
いはＮゲート化はソース／ドレイン形成時と同時に行わ
れる。したがって、ゲート電極の膜厚が０．１μｍより
厚い場合は、不純物がポリシリコンとゲート絶縁膜界面
まで拡散することができず、ゲート空乏化が問題にな
る。
−Ｎゲートが採用されるためにゲートのＰゲート化ある
いはＮゲート化はソース／ドレイン形成時と同時に行わ
れる。したがって、ゲート電極の膜厚が０．１μｍより
厚い場合は、不純物がポリシリコンとゲート絶縁膜界面
まで拡散することができず、ゲート空乏化が問題にな
る。
【０００４】図８は、ゲート空乏化率とゲート電極中の
活性化した不純物濃度の関係をシミュレーションした結
果である。ゲート空乏化率は、１−Ｃinvmax／Ｃoxで定
義される。Ｃoxは、ゲート酸化膜膜厚から計算される理
論的なＭＯＳ容量である。また、Ｃinvmaxは、シミュレ
ーションから見積もられたＭＯＳの反転側容量の最大値
である。Ｃinvmaxは、ゲート電極中の不純物がポリシリ
コンとゲート絶縁膜界面まで拡散していないとＣoxより
も小さくなり、その結果、ゲート空乏化率が大きくな
る。
活性化した不純物濃度の関係をシミュレーションした結
果である。ゲート空乏化率は、１−Ｃinvmax／Ｃoxで定
義される。Ｃoxは、ゲート酸化膜膜厚から計算される理
論的なＭＯＳ容量である。また、Ｃinvmaxは、シミュレ
ーションから見積もられたＭＯＳの反転側容量の最大値
である。Ｃinvmaxは、ゲート電極中の不純物がポリシリ
コンとゲート絶縁膜界面まで拡散していないとＣoxより
も小さくなり、その結果、ゲート空乏化率が大きくな
る。
【０００５】図８から、ゲート電極中の活性化した不純
物濃度が薄くなると著しく空乏化率が大きくなることが
分かる。また、ゲート絶縁膜が薄くなればなるほどゲー
ト空乏化率は大きくなる。
物濃度が薄くなると著しく空乏化率が大きくなることが
分かる。また、ゲート絶縁膜が薄くなればなるほどゲー
ト空乏化率は大きくなる。
【０００６】トランジスタの駆動能力を決定するオン電
流はＣoxに比例することが理論的に分かっている。した
がって、ゲート電極が空乏化した場合には、オン電流は
（理論的な値）に（Ｃinvmax／Ｃox）を掛けた値、すな
わち（理論的な値）に（１−ゲート空乏化率）を掛けた
値まで小さくなってしまい、駆動能力が小さくなってし
まう。
流はＣoxに比例することが理論的に分かっている。した
がって、ゲート電極が空乏化した場合には、オン電流は
（理論的な値）に（Ｃinvmax／Ｃox）を掛けた値、すな
わち（理論的な値）に（１−ゲート空乏化率）を掛けた
値まで小さくなってしまい、駆動能力が小さくなってし
まう。
【０００７】
【発明が解決しようとする課題】ゲートポリシリコン層
の厚さを薄くすればゲートの空乏化を防ぐことができる
が、ゲートポリシリコン層の厚さを薄くすると、後のシ
リサイド化の時にゲート酸化膜にストレスがかかり、ゲ
ート酸化膜の長期信頼性を著しく劣化させるので、どう
してもある程度の厚さはゲートポリシリコンの厚さとし
て確保しておかなければならない。そうすると今までの
厚さでイオン注入を行うとゲートの空乏化が起こるの
で、Ｓ／Ｄイオン注入だけでなく、ゲートポリシリコン
膜にさらに余分のイオン注入を行う補強イオン注入が必
要となる。
の厚さを薄くすればゲートの空乏化を防ぐことができる
が、ゲートポリシリコン層の厚さを薄くすると、後のシ
リサイド化の時にゲート酸化膜にストレスがかかり、ゲ
ート酸化膜の長期信頼性を著しく劣化させるので、どう
してもある程度の厚さはゲートポリシリコンの厚さとし
て確保しておかなければならない。そうすると今までの
厚さでイオン注入を行うとゲートの空乏化が起こるの
で、Ｓ／Ｄイオン注入だけでなく、ゲートポリシリコン
膜にさらに余分のイオン注入を行う補強イオン注入が必
要となる。
【０００８】図９により、補強イオン注入の従来の工程
を説明する。まず、ＮウエルとＰウエルが形成された半
導体基板上にゲート酸化膜を形成し、次に、ゲート酸化
膜上にポリシリコン膜を成長させる。次に、Ｐチャネル
領域上にレジストを形成してＮチャネル領域のポリシリ
コン膜にＰまたはＡｓをイオン注入する。次に、Ｐチャ
ネル領域のレジストを取り除き、Ｎチャネル領域にレジ
ストを形成してＰチャネル領域のポリシリコン膜にＢま
たはＢＦ2 をイオン注入する。次に、Ｎチャネル領域の
レジストと取り除き、熱処理をかけて、不純物を十分に
ゲート酸化膜界面まで拡散させる。
を説明する。まず、ＮウエルとＰウエルが形成された半
導体基板上にゲート酸化膜を形成し、次に、ゲート酸化
膜上にポリシリコン膜を成長させる。次に、Ｐチャネル
領域上にレジストを形成してＮチャネル領域のポリシリ
コン膜にＰまたはＡｓをイオン注入する。次に、Ｐチャ
ネル領域のレジストを取り除き、Ｎチャネル領域にレジ
ストを形成してＰチャネル領域のポリシリコン膜にＢま
たはＢＦ2 をイオン注入する。次に、Ｎチャネル領域の
レジストと取り除き、熱処理をかけて、不純物を十分に
ゲート酸化膜界面まで拡散させる。
【０００９】ところが、図９に示す従来方法にしたがっ
て補強イオン注入を行うと、注入されるイオンが、チャ
ネリング現象によって、ゲート酸化膜およびその下のチ
ャネル領域にまで注入されてしまうという問題が生じ
る。ポリシリコンは結晶であるので、チャネリングを起
こす領域が確率的に存在しており、イオンがゲート酸化
膜に注入されることで、ゲート酸化膜を電気的に劣化さ
せてしまう。さらに、注入されたイオンが基板まで到達
すると、図１０に示すようにサブスレッショルド特性、
すなわちスレッショルド電圧以下での電流電圧特性にハ
ンプが発生し、オフ状態のトランジスタにおけるリーク
電流が大きくなって、回路全体の消費電力が増加する。
て補強イオン注入を行うと、注入されるイオンが、チャ
ネリング現象によって、ゲート酸化膜およびその下のチ
ャネル領域にまで注入されてしまうという問題が生じ
る。ポリシリコンは結晶であるので、チャネリングを起
こす領域が確率的に存在しており、イオンがゲート酸化
膜に注入されることで、ゲート酸化膜を電気的に劣化さ
せてしまう。さらに、注入されたイオンが基板まで到達
すると、図１０に示すようにサブスレッショルド特性、
すなわちスレッショルド電圧以下での電流電圧特性にハ
ンプが発生し、オフ状態のトランジスタにおけるリーク
電流が大きくなって、回路全体の消費電力が増加する。
【００１０】また、チャネリングを防止するために何ら
かのチャネリング防止層を中間に形成すると、不純物が
ゲート絶縁膜−ゲート電極界面に到達し難くなる。
かのチャネリング防止層を中間に形成すると、不純物が
ゲート絶縁膜−ゲート電極界面に到達し難くなる。
【００１１】この発明の目的は、ゲート電極下部の空乏
化とイオン注入の際のチャネリングを同時に防ぐことの
できる半導体装置の製造方法を提供することにある。
化とイオン注入の際のチャネリングを同時に防ぐことの
できる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板に形成されたゲート酸化膜上に
第１のアモルファスシリコン膜を成長する工程と、前記
半導体基板の第１および第２の領域上の前記第１のアモ
ルファスシリコン膜にそれぞれＮ型不純物およびＰ型不
純物をイオン注入する工程と、その後、前記第１のアモ
ルファスシリコン膜上に第２のアモルファスシリコン膜
を形成する工程と、前記第１のアモルファスシリコン膜
と前記第２のアモルファスシリコン膜の積層膜を加工し
て前記第１および第２の領域上にそれぞれゲート電極を
形成する工程と、前記ゲート電極上をシリサイド化する
工程と、を有することを特徴とする。
製造方法は、半導体基板に形成されたゲート酸化膜上に
第１のアモルファスシリコン膜を成長する工程と、前記
半導体基板の第１および第２の領域上の前記第１のアモ
ルファスシリコン膜にそれぞれＮ型不純物およびＰ型不
純物をイオン注入する工程と、その後、前記第１のアモ
ルファスシリコン膜上に第２のアモルファスシリコン膜
を形成する工程と、前記第１のアモルファスシリコン膜
と前記第２のアモルファスシリコン膜の積層膜を加工し
て前記第１および第２の領域上にそれぞれゲート電極を
形成する工程と、前記ゲート電極上をシリサイド化する
工程と、を有することを特徴とする。
【００１３】また、この発明の半導体装置の製造方法
は、半導体基板に形成されたゲート酸化膜上に第１のア
モルファスシリコン膜を成長する工程と、前記半導体基
板の第１および第２の領域上の前記第１のアモルファス
シリコン膜にそれぞれＮ型不純物およびＰ型不純物をイ
オン注入する工程と、その後、熱処理を行って前記第１
および第２の領域上にそれぞれＮ型ポリシリコン膜およ
びＰ型ポリシリコン膜を形成する工程と、前記Ｎ型およ
びＰ型ポリシリコン膜上に第２のアモルファスシリコン
膜を形成する工程と、前記Ｎ型およびＰ型ポリシリコン
膜と前記第２のアモルファスシリコン膜の積層膜を加工
して前記第１および第２の領域上にそれぞれゲート電極
を形成する工程と、前記ゲート電極上をシリサイド化す
る工程と、を有することを特徴とする。
は、半導体基板に形成されたゲート酸化膜上に第１のア
モルファスシリコン膜を成長する工程と、前記半導体基
板の第１および第２の領域上の前記第１のアモルファス
シリコン膜にそれぞれＮ型不純物およびＰ型不純物をイ
オン注入する工程と、その後、熱処理を行って前記第１
および第２の領域上にそれぞれＮ型ポリシリコン膜およ
びＰ型ポリシリコン膜を形成する工程と、前記Ｎ型およ
びＰ型ポリシリコン膜上に第２のアモルファスシリコン
膜を形成する工程と、前記Ｎ型およびＰ型ポリシリコン
膜と前記第２のアモルファスシリコン膜の積層膜を加工
して前記第１および第２の領域上にそれぞれゲート電極
を形成する工程と、前記ゲート電極上をシリサイド化す
る工程と、を有することを特徴とする。
【００１４】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１は、この発明の半導体装置の製造方法
の実施の形態を説明する図である。
の実施の形態を説明する図である。
【００１６】まず、ＮウエルとＰウエルが形成された半
導体基板上にゲート酸化膜を形成する。次に、ゲート酸
化膜上にアモルファスシリコン膜１を成長させる。次
に、図１（１）に示すように、Ｐチャネル領域上にレジ
スト２を形成してＮチャネル領域のアモルファスシリコ
ン膜１にＰまたはＡｓをイオン注入する。アモルファス
シリコン膜というのは、結晶構造がない、すなわちチャ
ネリングを起こす領域がないので、ＰまたはＡｓがゲー
ト酸化膜にまで注入されることを防ぐことができる。
導体基板上にゲート酸化膜を形成する。次に、ゲート酸
化膜上にアモルファスシリコン膜１を成長させる。次
に、図１（１）に示すように、Ｐチャネル領域上にレジ
スト２を形成してＮチャネル領域のアモルファスシリコ
ン膜１にＰまたはＡｓをイオン注入する。アモルファス
シリコン膜というのは、結晶構造がない、すなわちチャ
ネリングを起こす領域がないので、ＰまたはＡｓがゲー
ト酸化膜にまで注入されることを防ぐことができる。
【００１７】次に、Ｐチャネル領域のレジスト２を取り
除き、図１（２）に示すように、Ｎチャネル領域にレジ
スト３を形成してＰチャネル領域のアモルファスシリコ
ン膜１にＢまたはＢＦ2 をイオン注入する。
除き、図１（２）に示すように、Ｎチャネル領域にレジ
スト３を形成してＰチャネル領域のアモルファスシリコ
ン膜１にＢまたはＢＦ2 をイオン注入する。
【００１８】次に、図１（３）に示すように、Ｎチャネ
ル領域のレジスト３を取り除き、熱処理をかけて、不純
物を十分にゲート酸化膜界面まで拡散させる。この熱処
理によりアモルファスシリコン膜１は、ポリシリコン膜
４に変化する。
ル領域のレジスト３を取り除き、熱処理をかけて、不純
物を十分にゲート酸化膜界面まで拡散させる。この熱処
理によりアモルファスシリコン膜１は、ポリシリコン膜
４に変化する。
【００１９】このポリシリコン膜４上に、図１（４）に
示すように、さらにポリシリコン膜またはアモルファス
シリコン膜５を成長させる。後にシリサイド化するとき
にある程度膜厚が必要であるのでポリシリコン膜または
アモルファスシリコン膜５の積み増しを行っている。
示すように、さらにポリシリコン膜またはアモルファス
シリコン膜５を成長させる。後にシリサイド化するとき
にある程度膜厚が必要であるのでポリシリコン膜または
アモルファスシリコン膜５の積み増しを行っている。
【００２０】さらに、この上に、ゲート電極形状のレジ
ストを形成し、このレジストをマスクにしてエッチング
してゲート電極を形成する。以下、従来方法によりトラ
ンジスタを形成する。
ストを形成し、このレジストをマスクにしてエッチング
してゲート電極を形成する。以下、従来方法によりトラ
ンジスタを形成する。
【００２１】このようにして、この実施の形態では、ゲ
ート電極の下部まで高濃度化して、ゲート空乏化を防止
することができ、また、高濃度化のためのイオン注入の
際、チャネリング現象によって、イオンがゲート酸化膜
下のチャネル領域にまで注入されるのを防止することが
できる。
ート電極の下部まで高濃度化して、ゲート空乏化を防止
することができ、また、高濃度化のためのイオン注入の
際、チャネリング現象によって、イオンがゲート酸化膜
下のチャネル領域にまで注入されるのを防止することが
できる。
【００２２】次に、この発明の半導体装置の製造方法の
具体的な工程を図２〜８を参照して説明する。
具体的な工程を図２〜８を参照して説明する。
【００２３】図２（１）において、シリコン基板１０上
にフィールド酸化膜１１を形成し、次に、シリコン基板
１０上のｎＭＯＳ領域にＰウエル１２を形成し、ｐＭＯ
Ｓ領域にＮウエル１３を形成する。さらに、その上に例
えば５ｎｍのゲート酸化膜１４を形成する。
にフィールド酸化膜１１を形成し、次に、シリコン基板
１０上のｎＭＯＳ領域にＰウエル１２を形成し、ｐＭＯ
Ｓ領域にＮウエル１３を形成する。さらに、その上に例
えば５ｎｍのゲート酸化膜１４を形成する。
【００２４】図２（２）において、アモルファスシリコ
ン膜１５を５０〜１００ｎｍの膜厚で成膜する。
ン膜１５を５０〜１００ｎｍの膜厚で成膜する。
【００２５】図２（３）において、ｐＭＯＳ領域にレジ
スト１６を形成し、ｎＭＯＳ領域のみにＡｓを加速エネ
ルギー１０〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ
-2の条件でイオン注入する。
スト１６を形成し、ｎＭＯＳ領域のみにＡｓを加速エネ
ルギー１０〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ
-2の条件でイオン注入する。
【００２６】Ｐならば加速エネルギー５〜２５ｋｅＶ、
ドース量１〜５×１０15ｃｍ-2の条件でイオン注入す
る。
ドース量１〜５×１０15ｃｍ-2の条件でイオン注入す
る。
【００２７】図３（４）において、レジスト１６を除去
し、ｎＭＯＳ領域にレジスト１７を形成し、ｐＭＯＳ領
域のみにＢＦ2 を加速エネルギー１０〜５０ｋｅＶ、ド
ース量１〜５×１０15ｃｍ-2の条件でイオン注入する。
し、ｎＭＯＳ領域にレジスト１７を形成し、ｐＭＯＳ領
域のみにＢＦ2 を加速エネルギー１０〜５０ｋｅＶ、ド
ース量１〜５×１０15ｃｍ-2の条件でイオン注入する。
【００２８】Ｂならば加速エネルギー２〜１０ｋｅＶ、
ドース量１〜５×１０15ｃｍ-2の条件でイオン注入す
る。
ドース量１〜５×１０15ｃｍ-2の条件でイオン注入す
る。
【００２９】図３（５）において、レジスト１７を除去
し、例えば９００℃、１０分の熱処理を行う。この熱処
理により、アモルファスシリコン膜１５は、Ｎ+ 型ポリ
シリコン膜１８およびＰ+ 型ポリシリコン膜１９に変わ
る。
し、例えば９００℃、１０分の熱処理を行う。この熱処
理により、アモルファスシリコン膜１５は、Ｎ+ 型ポリ
シリコン膜１８およびＰ+ 型ポリシリコン膜１９に変わ
る。
【００３０】図３（６）において、Ｎ+ 型ポリシリコン
膜１８およびＰ+ 型ポリシリコン膜１９上に、ポリシリ
コンまたはアモルフアスシリコン膜２０を１００〜１５
０ｎｍの膜厚で成膜する。
膜１８およびＰ+ 型ポリシリコン膜１９上に、ポリシリ
コンまたはアモルフアスシリコン膜２０を１００〜１５
０ｎｍの膜厚で成膜する。
【００３１】図４（７）において、ポリシリコンまたは
アモルフアスシリコン膜２０上をレジスト２１を形成
し、パターニングしてレジスト２１をゲート電極形状に
残す。
アモルフアスシリコン膜２０上をレジスト２１を形成
し、パターニングしてレジスト２１をゲート電極形状に
残す。
【００３２】図４（８）において、レジスト２１をマス
クにして、ポリシリコンまたはアモルフアスシリコン膜
２０と、Ｎ+ ポリシリコン膜１８およびＰ+ ポリシリコ
ン膜１９とをエッチングしてゲート電極を形成する。
クにして、ポリシリコンまたはアモルフアスシリコン膜
２０と、Ｎ+ ポリシリコン膜１８およびＰ+ ポリシリコ
ン膜１９とをエッチングしてゲート電極を形成する。
【００３３】図４（９）において、ｐＭＯＳ領域にレジ
スト２２を形成し、ｎＭＯＳ領域にＡｓを例えば加速エ
ネルギー３０ｋｅＶ、ドース量１×１０14ｃｍ-2の条件
でＬＤＤイオン注入する。
スト２２を形成し、ｎＭＯＳ領域にＡｓを例えば加速エ
ネルギー３０ｋｅＶ、ドース量１×１０14ｃｍ-2の条件
でＬＤＤイオン注入する。
【００３４】図５（１０）において、レジスト２２を除
去し、ｎＭＯＳ領域にレジスト２３を形成し、ｐＭＯＳ
領域にＢＦ2 を例えば加速エネルギー２０ｋｅＶ、ドー
ス量１×１０14ｃｍ-2の条件でＬＤＤイオン注入する。
去し、ｎＭＯＳ領域にレジスト２３を形成し、ｐＭＯＳ
領域にＢＦ2 を例えば加速エネルギー２０ｋｅＶ、ドー
ス量１×１０14ｃｍ-2の条件でＬＤＤイオン注入する。
【００３５】図５（１１）において、レジスト２３を除
去し、次に、酸化膜を１００ｎｍ形成して、エツチバッ
クすることでサイドウォール２４を形成する。
去し、次に、酸化膜を１００ｎｍ形成して、エツチバッ
クすることでサイドウォール２４を形成する。
【００３６】図５（１２）において、ｐＭＯＳ領域にレ
ジスト２５を形成し、ｎＭＯＳ領域にＡｓを例えば加速
エネルギー５０ｋｅＶ、ドース量２×１０15ｃｍ-2の条
件でＳ／Ｄイオン注入する。この際、ｎＭＯＳ領域のゲ
ート電極はＮ+ 化される。
ジスト２５を形成し、ｎＭＯＳ領域にＡｓを例えば加速
エネルギー５０ｋｅＶ、ドース量２×１０15ｃｍ-2の条
件でＳ／Ｄイオン注入する。この際、ｎＭＯＳ領域のゲ
ート電極はＮ+ 化される。
【００３７】図６（１３）において、レジスト２５を除
去し、ｎＭＯＳ領域にレジスト２６を形成し、ｐＭＯＳ
領域にＢＦ2 を例えば加速エネルギー３０ｋｅＶ、ドー
ス量３×１０15ｃｍ-2の条件でＳ／Ｄイオン注入する。
この際、ｐＭＯＳ領域のゲート電極はＰ+ 化される。
去し、ｎＭＯＳ領域にレジスト２６を形成し、ｐＭＯＳ
領域にＢＦ2 を例えば加速エネルギー３０ｋｅＶ、ドー
ス量３×１０15ｃｍ-2の条件でＳ／Ｄイオン注入する。
この際、ｐＭＯＳ領域のゲート電極はＰ+ 化される。
【００３８】図６（１４）において、レジスト２６を除
去し、拡散層上のゲート酸化膜１４をウェットエツチす
る。
去し、拡散層上のゲート酸化膜１４をウェットエツチす
る。
【００３９】図６（１５）において、Ｔｉを全面に３０
ｎｍの膜厚でスバッタする。
ｎｍの膜厚でスバッタする。
【００４０】図７（１６）において、熱処理をすること
でＴｉＳｉ2 を形成し、余分なＴｉはウェットエツチに
より除去する。
でＴｉＳｉ2 を形成し、余分なＴｉはウェットエツチに
より除去する。
【００４１】
【発明の効果】以上説明したように、この発明は、ゲー
ト電極の下部まで高濃度化して、ゲート空乏化を防止す
ることができ、また、高濃度化のためのイオン注入の
際、チャネリング現象によって、イオンがゲート酸化膜
下のチャネル領域にまで注入されることを防止すること
ができるものであり、ゲートの空乏化と不純物のチャネ
リングを同時に抑制することができるため、高い駆動能
力を有し、消費電力の小さなトランジスタを製造するこ
とができる。
ト電極の下部まで高濃度化して、ゲート空乏化を防止す
ることができ、また、高濃度化のためのイオン注入の
際、チャネリング現象によって、イオンがゲート酸化膜
下のチャネル領域にまで注入されることを防止すること
ができるものであり、ゲートの空乏化と不純物のチャネ
リングを同時に抑制することができるため、高い駆動能
力を有し、消費電力の小さなトランジスタを製造するこ
とができる。
【図１】この発明の半導体装置の製造方法の実施の形態
を説明する図である。
を説明する図である。
【図２】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図３】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図４】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図５】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図６】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図７】この発明の半導体装置の製造方法の具体的な工
程を示す図である。
程を示す図である。
【図８】ゲート空乏化率のゲート酸化膜依存性を示す図
である。
である。
【図９】補強イオン注入の従来の工程を説明する図であ
る。
る。
【図１０】基板のチャネル部分にイオン注入が行われた
場合のトランジスタ特性を説明する図である。
場合のトランジスタ特性を説明する図である。
１，１５ アモルファスシリコン層 ２，３，１６，１７，２１，２２，２３，２５，２６
レジスト ４ ポリシリコン層 ５，２０ ポリシリコン膜またはアモルファスシリコン
膜 １０ シリコン基板 １１ フィールド酸化膜 １２ Ｐウエル １３ Ｎウエル １４ ゲート酸化膜 １８ Ｎ+ ポリシリコン膜 １９ Ｐ+ ポリシリコン膜 ２４ サイドウォール
レジスト ４ ポリシリコン層 ５，２０ ポリシリコン膜またはアモルファスシリコン
膜 １０ シリコン基板 １１ フィールド酸化膜 １２ Ｐウエル １３ Ｎウエル １４ ゲート酸化膜 １８ Ｎ+ ポリシリコン膜 １９ Ｐ+ ポリシリコン膜 ２４ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/28 H01L 29/78
Claims (4)
- 【請求項１】半導体基板に形成されたゲート酸化膜上に
第１のアモルファスシリコン膜を成長する工程と、 前記半導体基板の第１および第２の領域上の前記第１の
アモルファスシリコン膜にそれぞれＮ型不純物およびＰ
型不純物をイオン注入する工程と、 その後、前記第１のアモルファスシリコン膜上に第２の
アモルファスシリコン膜を形成する工程と、 前記第１のアモルファスシリコン膜と前記第２のアモル
ファスシリコン膜の積層膜を加工して前記第１および第
２の領域上にそれぞれゲート電極を形成する工程と、 前記ゲート電極上をシリサイド化する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板に形成されたゲート酸化膜上に
第１のアモルファスシリコン膜を成長する工程と、 前記半導体基板の第１および第２の領域上の前記第１の
アモルファスシリコン膜にそれぞれＮ型不純物およびＰ
型不純物をイオン注入する工程と、 その後、熱処理を行って前記第１および第２の領域上に
それぞれＮ型ポリシリコン膜およびＰ型ポリシリコン膜
を形成する工程と、 前記Ｎ型およびＰ型ポリシリコン膜上に第２のアモルフ
ァスシリコン膜を形成する工程と、 前記Ｎ型およびＰ型ポリシリコン膜と前記第２のアモル
ファスシリコン膜の積層膜を加工して前記第１および第
２の領域上にそれぞれゲート電極を形成する工程と、 前記ゲート電極上をシリサイド化する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】前記第２のアモルファスシリコン膜に替え
てポリシリコン膜を形成することを特徴とする請求項１
または２に記載の半導体装置の製造方法。 - 【請求項４】前記ゲート電極をマスクとして、前記第１
および第２の領域にそれぞれＮ型不純物およびＰ型不純
物をイオン注入してソース・ドレイン領域を形成し、し
かる後、前記ゲート電極上をシリサイド化することを特
徴とする請求項１〜３のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07937999A JP3277912B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07937999A JP3277912B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277626A JP2000277626A (ja) | 2000-10-06 |
| JP3277912B2 true JP3277912B2 (ja) | 2002-04-22 |
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ID=13688251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP07937999A Expired - Fee Related JP3277912B2 (ja) | 1999-03-24 | 1999-03-24 | 半導体装置の製造方法 |
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| JP (1) | JP3277912B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359652C (zh) | 2002-06-26 | 2008-01-02 | 山米奎普公司 | 一种制造一半导体器件的方法 |
-
1999
- 1999-03-24 JP JP07937999A patent/JP3277912B2/ja not_active Expired - Fee Related
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| JP2000277626A (ja) | 2000-10-06 |
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