JP2968548B2

JP2968548B2 - 半導体装置及びその製造方法

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Publication number: JP2968548B2
Application number: JP2041288A
Authority: JP
Inventors: 豊太森本; 寿代百瀬; 悟北川; 信一高木; 洋岩井; 紀久夫山部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 1999-10-25
Anticipated expiration: 2014-10-25
Also published as: JPH03245563A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はMISトランジスタ，バイポーラトランジスタ
等の半導体装置及びその製造方法に関する。

（従来の技術）近年コンピュータや通信機器の重要部分には大規模集
積回路（LSI）が多用されている。これらのLSIは、数ミ
リ角の半導体基板上に多数の例えば電界効果トランジス
タ（FET）を集積して形成されている。最近では、このL
SIは多種多様の機能を果たすために、より一層の集積化
がなされている。

従来のMOSFETの製造方法を第９図を用いて説明する。

先ず、Ｐウェル領域（202）およびフィールド酸化膜
（203）を形成したＮ型シリコン基板（201）上に薄い熱
酸化膜（204₁）（ゲート酸化膜）を介して多結晶シリコ
ン膜（205₁）を形成する。さらに、この多結晶シリコン
膜（205₁）にボロンを導入したＰ型部、リンあるいはヒ
素を導入したＮ型部を具備するようにする（第９図
（ａ））。

次いで、フォトリソ工程、異方性エッチング工程を経
てゲート電極（205₂）、（205₃）を形成する。しかる
後、露出面を酸化してゲート電極（205₂）（205₃）表面
に薄い熱酸化膜（204₂）を形成する。さらに、ゲート電
極上からPMOS領域にはボロンをNMOS領域にはリンあるい
はヒ素を基板（101）表面に導入することにより、この
電極と自己整合的にそれぞれＰ型、Ｎ型のソース・ドレ
イン領域（206₁）（206₂）（207₁）（207₂）を形成する
（第９図（ｂ））。

その後、CVD法を用いて酸化膜とBPSG膜の積層構造の
絶縁膜（208）を堆積し、水蒸気雰囲気で熱処理を施す
ことによりゲート電極上の絶縁膜を平坦化した後、所望
の領域にコンタクトホールを設け電極配線（210）を形
成する（第９図（ｃ））。そして、必要に応じて配線に
無理のない温度でプラズマCVD酸化膜を堆積し、所望の
領域にビアホールを設けさらに上層の配線を形成すると
いう工程を繰りかえす。最後に、最上層の配線の上をプ
ラズマSi₃N₄とPSGの積層構造のパッシベーション膜（20
9）で覆った後パッド部（図示しない）を形成する。以
上のような工程を経てMOSFETは完成する。しかしなが
ら、このようなMOSFETには次のような問題点があった。
即ち、（１） P⁺polyゲートPMOSでは、ゲート酸化膜が薄くな
ってくると、ゲート電極からゲート酸化膜を通してボロ
ンが基板側に拡散しチャネル領域の不純物濃度を変化さ
せるため、しきい値電圧の制御性が悪く、場合によって
はカットオフしない特性になってしまっていた。その結
果、スケーリング則に沿ってゲート酸化膜厚を薄くでき
ないという問題点があった。

（２）低温でのBPSG膜の平滑化には水蒸気雰囲気での
熱工程が必要となるが、水蒸気雰囲気中での平滑化の熱
処理を施すと、ゲート電極、拡散層が酸化され、特にシ
リサイド膜を用いている場合にはその膜表面の凹凸が激
しく膜質を劣化させるとともに、ゲート電極および拡散
層中の不純物が層間絶縁膜側に吸い出され、ゲート電
極、拡散層のシート抵抗の増大を招いていた。

上記（１）（２）を解決する手段としてBPSG膜の上ま
たは下にLPCVD Si₃N₄膜を堆積する方法があったが、平
滑化時にSi₃N₄膜にクラックが入ったり、Si₃N₄膜とBPSG
膜との熱膨張率の差によりストレスが印加され、デバイ
ス特性、信頼性の劣化を引き起こすことがあった。

（発明が解決しようとする課題）従来のMOSトランジスタの製造方法では、P⁺ポリシリ
コンゲートからのボロンの突き抜けやゲート電極あるい
は拡散層からの不純物の吸い出し現象、ゲート電極、拡
散層が酸化されることによる膜質の劣化、ゲート電極エ
ッジのバーズビークの増大によるしきい値電圧の不安定
性、寄生抵抗の増大をまねき、スケーリングによる高性
能化が困難であった。

本発明は上記問題に鑑みてなされたもので、しきい値
電圧の制御性がよく、寄生抵抗の小さな半導体装置を容
易に形成する事ができる半導体装置及びその製造方法を
提供する事を目的とする。

［発明の構成］（課題を解決するため手段）本発明は、上記事情に鑑みて為されたもので、第１の
発明は、半導体基板表面部に形成されたトランジスタ
と、このトランジスタの一部を成す不純物を含有する導
電性膜上に形成された酸素及び窒素を含む層間膜と、こ
の層間膜上に形成された水素含有の絶縁膜とを具備した
ことを特徴とする半導体装置を提供するものである。

また、第２の発明は、半導体基板表面部にトランジス
タを形成する工程と、このトランジスタの一部を成す不
純物を含有する導電性膜上に酸素及び窒素を含む層間膜
を形成する工程と、この層間膜上に水素含有の絶縁膜を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法を提供するものである。

（作用）本発明によれば、素子上の層間膜中に拡散バリアとな
る窒素を含ませることにより、パッシベーション膜とし
てプラズマ窒化膜を形成する際あるいは平坦化に優れた
水蒸気雰囲気でのリフローを用いた際のＨ基、OH基やＯ
基の侵入をシャットアウトできる。従って、ゲート電極
あるいは、エミッタ電極等の不純物を含有する導電性膜
や拡散層の酸化による膜質の劣化や、ゲート電極あるい
は拡散層からの不純物の吸い出し現象、ゲート電極エッ
ジのバーズビークの発生が抑制され、その結果、寄生抵
抗の小さな高性能な半導体装置を容易に形成する事がで
きる。

また、配線形成後の、水素が発生しやすい膜堆積工程
の前に、この水素を通しにくい窒素含有の酸化膜を形成
するため、ゲート電極中への水素の侵入に起因するP⁺ポ
リシリコンゲートPMOSFETのしきい値電圧の制御性の問
題を解決することができる。

（実施例）本発明の詳細を実施例を用いて説明する。

第１の実施例本発明の第１の実施例にかかる電界効果トランジスタ
の製造方法を第１図（ａ）〜（ｈ）に沿って説明する。

先ず、例えばＮ型の単結晶シリコン基板（１）の表面
に、Ｐ型ウェル領域（２）および素子分離用のフィール
ド酸化膜（３）を形成した後、800℃のドライ酸化によ
って40Å厚の薄い熱酸化膜（4₁）を形成する。ついで全
面にLPCVD（Low Pressure Chemical Vapour Deposi
tion）法により多結晶シリコン膜（5₁）を約3500Å堆積
する。（第１図（ａ））次ぎに、レジストのマクス（6₁）を形成し、これをマ
スクとして多結晶シリコン膜（5₁）中にフッ化ボロンイ
オンをドーズ量3E15cm^-2、加速電圧30KeVの条件で注入
することによりP⁺型多結晶シリコン（5₂）を形成する
（第１図（ｂ））。

さらにマスク（6₁）を除去した後、再びレジストマス
ク（6₂）を形成し、これをマスク（6₂）として多結晶シ
リコン膜（5₁）中に不純物例えばリンイオンをドーズ量
3E15cm^-2、加速電圧30KeVの条件で注入することにより
今度はN⁺多結晶シリコン（5₃）を形成する（第１図
（ｃ））。

その後レジストのマスク（6₂）を除去し、除去面上に
再びパターニングを施した電極形成用のマスクを形成
し、このマスクの上から例えば異方性エッチングを行っ
て不要の多結晶シリコン膜を除去する事によって、不純
物を含有する導電性膜としてのN⁺型のゲート電極（5₅）
及びP⁺型のゲート電極（5₄）を形成する。（4₂）はそれ
ぞれのゲート電極のゲート酸化膜である（第１図
（ｄ））。

次いで、例えば、酸素雰囲気中、800℃のドライ酸化
を行って、それぞれのゲート電極（5₄）（5₅）上及び露
出した基板（１）、Ｐウェル領域（２）表面に80Å程度
の熱酸化膜（4₃）を形成する。以下の説明では、この膜
を後酸化膜と称する。後酸化膜は厚すぎると電極の下に
バーズビークが入りゲート電極形状が悪くなってしま
う。このバーズビークが極端に大きい場合には、電極エ
ッジのゲート酸化膜厚が実効的に厚くなるため、電極エ
ッジでのトランジスタのしきい値電圧が上昇する。その
結果、このゲートバーズビーク領域は寄生抵抗の増大に
つながることとなりトランジスタのパフォーマンスを劣
化させる。これは、LDD（Lightly Doped Drain）構
造、GDD（Graded Diffused Drain）構造などでより顕
著となる。前記後酸化膜を介してP⁺型のゲート電極
（5₄）をマスクに基板（１）にボロンを導入してP⁺型の
ソース・ドレイン領域（7₁）（8₁）を形成する。同様
に、Ｐウェル領域（２）上にリンを導入してN⁺型のゲー
ト電極（5₅）と自己整合的にN⁺型のソース・ドレイン領
域（7₂）（8₂）を形成する（第１図（ｅ））。

次に、CVD（Chemical Vapour Deposition）法によ
り第一の層間絶縁膜として酸化膜（９）を例えば2000Å
堆積する（第１図（ｆ））。

この酸化膜（９）形成工程の後、窒素原子の含有ガス
例えば、アンモニアガスを含む雰囲気中で、1100℃で60
秒間のランプ加熱を行い、窒素を含む酸化膜（10）を形
成する（第１図（ｇ））。

その後、全面に第２の層間絶縁膜としてボロン及びリ
ンを含むBPSG（Boro Phospho Silicate Glass）膜
（11）を形成し、続いて、POCl₃雰囲気中、あるいは窒
素もしくはアルゴン雰囲気中で、例えば、温度850℃で3
0分の熱処理を行う事により、第２の層間絶縁膜を流動
化させる。以上の様な工程を経て、ゲート電極（5₄）
（5₅）上の層間絶縁膜を平坦化した後、写真蝕刻法によ
りゲート電極、ソース、ドレイン領域上にコンタクトホ
ール（12）を開口し、配線材料としてアルミ合金、例え
ばAl−Si−Cuをスパッタ法で堆積し、パターニングして
配線（13）を形成する。最後に配線の上をパッシベーシ
ョン膜例えばプラズマ窒化膜（14₁）とPSG（Phospho S
ilicate Glass）膜（14₂）の積層膜（14）で覆った後
パッド部（図示しない）を開口する（第１図（ｈ））。

このプラズマ窒化膜（14₁）はSiH₄及びNH₄雰囲気中で
生成され、この際、このプラズマ窒化膜（14₁）中に水
素原子がとりこまれる。以上のような工程を経る事によ
ってNMOSFETとPMOSFETを同一基板上に形成する事ができ
る。このMOSFETのうちPMOSFETについてSubthres−hold
特性を評価した結果を第２図に示す。

従来例では、第１の層間絶縁膜（９）に窒素が含有さ
れていない為、パッシベーション膜としてのプラズマ窒
化膜形成の際発生する水素原子がゲート電極（５）中へ
拡散し、この水素原子に起因してゲート電極（５）中の
ボロンが基板側に拡散し、基板表面にＰ型層を形成す
る。従って第２図（ａ）に示す様にチャネル領域をゲー
ト電圧で制御できていない。一方、本実施例では、第１
の層間絶縁膜（10）には窒素を含有している為、水素原
子のゲート電極（５）への拡散が抑制され、ゲート電極
（５）中のボロンの基板側への拡散も抑制できる。従っ
て第２図（ｂ）に示す様に良好なカットオフ特性が得ら
れている。尚、第２図（ｂ）に見られるゲート電圧が正
の領域でのドレインリーク電流はゲート酸化膜を薄膜化
したときに見られる現象でありLDD構造などを用いドレ
イン近傍の電界強度を下げる事により低減できる事は確
かめられている。これは、本発明における本質的な問題
ではない。以上の様にして、ゲート絶縁膜が薄い場合に
もPMOSFETを所望のしきい値電圧でつくる事が可能とな
る。この実施例では、一層配線について説明したが、必
要に応じて多層配線を用いても良い。即ち、第一層配線
形成後、配線に無理のない低い温度で例えばプラズマCV
D酸化膜を堆積し、所望の領域に第一層配線との配線引
き出し口（ビアホール）を設けさらに上層の配線を形成
するという工程を繰り返し、最後に、最上層の配線の上
をパッシベーション膜で覆った後パッド部（図示しな
い）を開口すればよい。また、本実施例では、窒素を含
む酸化膜（10）を形成した後、全面に第２の層間絶縁膜
としてボロン及びリンを含むBPSG（Boro Phospho Sil
icate Glass）膜を形成し、熱処理により第２の層間絶
縁膜を流動化させ、ゲート電極上の層間絶縁膜を平坦化
したが、この工程の後、必要に応じレジストエッチバッ
クの工程を追加してもよいし、熱処理によって流動化す
る代わりに、これをレジストエッチバック技術による平
坦化工程で置き換えても構わない。

また（従来技術）の最後の部分で記したLPCVD Si₃N₄
膜を堆積した場合の堆積Si₃N₄膜のクラックや、熱膨張
率の差によるストレスに起因する問題点を解決できた。
これは膜質そのものが堆積膜のように急激に組成がSiO₂
からSi₃N₄に変わるのではなくSiO_XN_γという組成で連続
的に変化するためである。

尚、本実施例では、第２の層間膜を平坦化させる熱処
理を水蒸気雰囲気中で行ってもよい。この際、水蒸気雰
囲気中の水素原子が第２の層間膜にとりこまれる。

第４図に水蒸気雰囲気中でのリフローを用いた従来技
術により作製したNMOSFETのＩ−Ｖ特性と本発明のそれ
と比較して示す。

従来例（第４図で下側の曲線）では線形領域の立ち上
がりが遅く、また、ソースおよびドレインにかける電圧
が高いところでは差が、小さくなっている事が解る。な
お、ゲート長の長いところではこの様な顕著な差はみら
れなかった。以上はチャネル抵抗とソース及びドレイン
に直列に入る寄生抵抗で説明できる。すなわち、ゲート
長が長い場合にはチャネルの抵抗に比べこの寄生抵抗は
無視できるが、ゲート長が短くなりチャネル抵抗に対し
寄生抵抗が比較できる程度に大きくなってくると第４図
の示す差になってくる。また、このとき、拡散層のシー
ト抵抗及びゲート電極のシート抵抗はそれぞれ従来例で
は本発明の約８倍、約２倍上昇していた。これらは、拡
散層、ゲート電極の酸化による膜質の劣化、ゲートエッ
ジに形成されるバーズビーク、不純物の外方拡散で説明
できる。さらに、本発明で水蒸気雰囲気でのリフローを
用いてもN₂,POCl₃のリフローと比べて電気的特性に遜色
ない事も解った。従来例と本発明でのゲートエッジの形
状、ボロンイオンの動きを第３図に示す。ここで同図
（ａ）は従来例、（ｂ）は本発明を示す。

第２の実施例第１の実施例をバイポーラトランジスタに適用した例
について第５図（ａ）〜（ｇ）を参照し説明する。

Ｐ型シリコン基板（101）にn⁺型埋め込み層（102）を
介してｎ型エピタキシャル層（103）を形成したウェー
ハを用いている。このウェーハの素子分離領域にはチャ
ネル・ストッパとなるＰ型層（104）が形成され、また
選択酸化による酸化膜（105）が形成される。このウェ
ーハの素子領域表面に薄い酸化膜（106）を形成した
後、全面に耐酸化性マスクとなる窒化膜（Si₃N₄膜）（1
07）を堆積し、続いて第一の多結晶シリコン膜（108）
を堆積する。この第一の多結晶シリコン膜（108）のう
ち素子分離領域上の不要な部分は熱酸化により熱酸化膜
（109）に変える。次いで、第一の多結晶シリコン膜（1
08）にボロンをイオン注入して添加し、フォトエッチン
グによりエミッタ形成領域上の第一の多結晶シリコン膜
（108）をエッチングして開口を設ける。（第５図
（ａ））。

その後、酸化性雰囲気中で熱処理して多結晶シリコン
膜（108）の表面に熱酸化膜（110）を形成し、この酸化
膜（110）をマスクとして開口部の窒化膜（107）を加熱
リン酸水溶液でエッチング除去する。そして露出した熱
酸化膜（106）をNH₄F水溶液で除去してウェーハ面を露
出させる。このとき開口部の窒化膜（107）のエッチン
グを意図的にオーバー・エッチングすることによって、
オーバーハング部（111）を形成し、第一の多結晶シリ
コン膜（108）の一部を露出させる（第５図（ｂ））。

次いで第二の多結晶シリコン膜（112）を全面に堆積
してオーバーハング部（111）の下の空洞部も埋め込
み、その後第二の多結晶シリコンをエッチングして酸化
膜（110）及び開口部のウェーハ面を露出させる（第５
図（ｃ））。

次いで露出させたウェーハ表面及び多結晶シリコン膜
の側面に熱酸化による酸化膜（113）を形成する。この
とき第一の多結晶シリコン膜（108）に予めドープして
おいたボロンを、前記オーバーハング部（111）の第二
の多結晶シリコン膜（112）を介してウェーハ面に拡散
させ、Ｐ型の外部ベース層（114）を形成する。次に、
ボロンのイオン注入によりＰ型の内部のベース層（11
5）を形成する。次いで、CVD絶縁膜（116）と第三の多
結晶シリコン膜（117）を堆積し、反応性イオンエッチ
ングによりこれらをエッチングして開口部側壁にのみこ
れらを残し、第三の多結晶シリコン膜（117）をマスク
として開口部のウェーハ表面の熱酸化膜を除去する。そ
して高濃度に砒素をイオン注入した第四の多結晶シリコ
ン膜（118）を堆積する（第５図（ｄ））。

その後、CVD（Chemical Vapour Deposition）法に
より第一の層間絶縁膜として酸化膜（119）を例えば100
0Å堆積する（第５図（ｅ））。

この酸化膜（119）形成工程の後、窒素原子の含有ガ
ス例えば、アンモニアガスを含む雰囲気中で、1200℃で
60秒間のランプ加熱を行い、窒素を含む酸化膜（120）
を形成するとともに砒素を拡散させてＮ型エミッタ層
（123）を形成する（第５図（ｆ））。

次ぎに、全面に第２の層間絶縁膜としてバイアススパ
ッタ膜（121）を堆積後、不純物を含有する導電性膜と
してのエミッタ電極上の層間絶縁膜を平坦化し、写真蝕
刻法によりエミッタ、ベース、コレクタ領域上にコンタ
クトホールを開口し、配線材料としてアルミ合金、例え
ばAl−Si−Cuをスパッタ法で堆積し、パターニングして
配線（122）を形成する（第５図（ｇ））。

この図ではエミッタ電極のみ図示した。最後に、配線
の上をパッシベーション膜例えばプラズマ窒化膜とPSG
膜の積層膜（124）で覆った後パッド部（図示しない）
を開口する。以上のような工程を経る事によってNPNト
ランジスタを形成する事ができる。この実施例では、一
層配線について説明したが、必要に応じて多層配線を用
いても良い。即ち、第一層配線形成後、プラズマCVD酸
化膜を堆積し、所望の領域に第一層配線との配線引き出
し口（ビアホール）を設けさらに上層の配線を形成する
という工程を繰り返し、最後に、最上層の配線の上をパ
ッシベーション膜で覆った後パッド部（図示しない）を
開口すればよい。また、本実施例では、窒素を含む酸化
膜（120）を形成した後、全面に第２の層間絶縁膜とし
てバイアススパッタ酸化膜を形成、熱処理により第２の
層間絶縁膜を流動化させ、電極上の層間絶縁膜を平坦化
したが、この工程の後、必要に応じてレジストエッチバ
ックの工程を追加してもよい。

第一、第二の多結晶シリコン膜（108）、（112）はベ
ース電極として用いられ、第四の多結晶シリコン膜（11
8）はエミッタ電極として用いられる。

以上のようにして作製されたバイポーラトランジスタ
は外部ベース層（114）及び外部ベースに接続されたP⁺
多結晶シリコン（108）からのボロンの吸い出し（酸化
膜（110）への外方拡散）が抑えられる。この結果、ベ
ース抵抗の低抵抗化が図れ優れた高周波特性を示す。

この実施例では２層多結晶シリコンプロセスを例に示
したが、１層多結晶シリコンプロセスでも構わないし、
エミッタとベースが自己整合的に形成されないプロセス
であっても構わない。

尚、上記実施例１、上記実施例２においては、ゲート
絶縁膜として酸化膜を用いたが、その他の材料例えば窒
化膜あるいはTaO₂O₅膜さらにはこれらと酸化膜との積層
構造などを用いて良いのであって、本発明はMOS型FET以
外の他のMIS型FETに対しても適用できる。

また、上記実施例１、２では、第１の層間膜を窒化す
る方法としてランプアニールによる高温短時間の熱窒化
を用いたが、これ以外の方法、例えば窒素を含むイオン
の注入（ドーズ量1E14cm^-2から1E17cm^-2程度）によって
も行う事ができる。また、上記実施例では、ゲートある
いはエミッタ電極上の層間絶縁膜は膜の組成の異なる２
つの層で構成されている場合について示したが同じ膜質
の酸化膜でも良い。プラズマ系の水素を発生し易い膜を
用いなければ、SOG（Spin On Glass）膜、LPD（Liqui
d Phase Deposition）膜などを用いても良い。また、
これらの膜を組み合わせ３層以上にしても良い。尚、上
記実施例中ゲート及びエミッタをはじめとする引き出し
電極は多結晶シリコン膜を用いたが、金属例えば高融点
金属との積層膜あるいは、高融点金属とシリコンの化合
物膜で形成しても良い。

第３の実施例第１の実施例では、酸化膜（10）に窒素を含有させた
が、このかわりに後酸化膜（4₃）に窒素を含有させても
よい。即ち、第１図（ｅ）において後酸化膜（4₃）を形
成する。次に窒素原子の含有ガス例えばアンモニアガス
を含む雰囲気中で、温度1050℃にて60秒間のランプ加熱
を行い、窒素を含有する後酸化膜を形成する。

また、更に続けて酸素雰囲気中にて温度1050℃、60秒
間の熱処理を行って後酸化膜の表面を再び酸化してもよ
い。これにより、後酸化膜は表面近傍で窒素濃度が低く
なりゲート電極に近くなるに従い濃い分布となる。この
様な工程を経ることによって第１の実施例と同様の効果
を得る。

第４の実施例本発明の第４の実施例を説明する。この実施例は、第
３の実施例で形成した窒素含有の後酸化膜の代わりに窒
素及びフッ素を含有する後酸化膜を用いた点で第１の実
施例と異なる。後酸化膜にフッ素を含ませる方法は例え
ば、アンモニアガスの代わりにNF₃等のフッ素及び窒素
を含むガス中で熱処理するか、或は後酸化膜の形成後フ
ッ素をイオン注入して導入しひき続きアンモニア雰囲気
中でランプ加熱する事によって形成できる。

この様にフッ素及び窒素を含む後酸化膜を用いる事に
よって、第３の実施例と同様の効果を得る他に次の様な
効果を得る。即ち、弗素を導入することにより、シリコ
ン基板（ソース・ドレイン領域を含む）とゲート酸化膜
界面でのシリコン原子のダングリング・ボンド（dangri
ng bond）が埋められ、FETの耐圧及び信頼性は一層向
上する。

尚、フッ素のイオン注入による導入は、後酸化膜の形
成前、後酸化膜の形成後、後酸化膜の窒化後、この窒素
を含む後酸化膜の再酸化後のいずれで行っても良い。

本発明は上述実施例に限られるものではなく、以下の
様にしても良い事が判った。

窒化するためにアンモニアガスを用いたが、窒素原
子を含む他のガス例えばN₂等でも良い。また窒素と弗素
原子を含むガスとしてNF₃を用いたが他のフッ素を含む
ガスでも良い。

後酸化膜を窒化する方法には熱窒化を用いたが、こ
れ以外の方法たとえばプラズマ窒化及び、LPCVD（Low
Pressure chemicalvapour deposition）法による窒化
シリコン膜（Si₃N₄）の堆積によっても行う事ができ
る。

ゲート絶縁膜には酸化膜を用いたが、他の材料たと
えば窒化膜等を用いても良いのであって、本発明はMOS
型FET以外の他のMIS型FETに対しても適用できる。

ゲート電極は多結晶シリコンで形成したが、金属例
えば高融点金属との積層膜あるいは、高融点金属とシリ
コンの化合物膜で形成しても良い。

基板にはシリコンを用いたが、これ以外の半導体例
えばGe,GaAs,InP等でも差し支えない。

第５の実施例第１の実施例では、酸化膜（10）に窒素を含有させた
が、本実施例では、ゲート絶縁膜に窒素を含有させる。
即ち、第１の実施例において熱酸化膜（4₁）を形成後、
アンモニア雰囲気中で1050℃,60秒間のランプ加熱処理
を行うことにより、シリコン基板と窒素を含有するゲー
ト絶縁膜の界面より10Åの範囲における窒素原子の濃度
（原子濃度）が平均で１〜10atom・％の範囲にあるゲー
ト絶縁膜を形成する。

第６図は、この実施例にしたがって作製したゲート絶
縁膜のシリコン、酸素及び窒素の濃度プロファイル（オ
ージェ分析結果）である。

本実施例により以下の効果を奏する。即ち、ゲート絶
縁膜をシリコン基板をHCl希釈酸化して得た従来の半導
体装置では、微細化が進むにつれて、高電界部で表面ラ
フネス散乱の影響が大きくなり、モビリティの低下が問
題であった。この問題は、高速デバイスの実現が難しい
ことを示す。

これに対して本発明はこの様の問題がない。この事を
以下具体的に説明する。

第７図に、本発明を用いて作製したMOSFETのモビリテ
ィを従来技術を用いて作製したMOSFETのものと比較して
示す。第７図（ａ），第７図（ｂ）はそれぞれＮチャネ
ル、ＰチャネルMOSFETに対応するものである。

また第８図は、シリコン基板と該窒素を含有するゲー
ト絶縁膜の界面より10Åの範囲におけるシリコンと酸素
と窒素原子に対する窒素原子の濃度（原子濃度）に対す
る高電界側のモビリティを示す。第８図（ａ），第８図
（ｂ）はそれぞれＮチャネル、ＰチャネルMOSFETに対応
するものである。

以上の図から高電界側で、本発明を用いたMOSFETは、
Ｎチャネルでモビリティが著しく向上し、Ｐチャネルで
低下することが解る。本発明は、シリコン基板と窒素を
含有するゲート絶縁膜の界面において、窒素原子の濃度
（原子濃度）が10Åの範囲でシリコンと酸素と窒素原子
に対して平均で１〜10atom・％の範囲にあるため、窒素
原子が生じさせる表面ラフネス散乱が酸化膜をゲート絶
縁膜に用いた場合と比べＮチャネルで減少しＰチャネル
で増大することによる。

尚、本発明は、上記実施例に限定されるものではな
く、その主旨を逸脱しない範囲で種々変形して実施でき
ることはいうまでもない。

また、本発明は、BICMOSをはじめとする他の半導体装
置の製造に適用することができる。

［発明の効果］以上述べた様に本発明によれば、層間絶縁膜，後酸化
膜等に窒素を含有させている為P⁺ポリシリコンゲートか
らのボロンの突き抜けやゲート電極あるいは拡散層から
の不純物の吸い出し現象，ゲート電極エッジのバーズビ
ークの増大によるしきい値電圧の不安定性，寄生抵抗の
増大等を防ぐことができ，高速性に優れたデバイスを制
御性よく得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例（MOSFET）を示す工程断面図、
第２図は別の実施例を従来例と比較する図、第３図は本
発明を説明する図、第４図は本発明の効果を説明する
図、第５図は第２の実施例（バイポーラトランジスタ）
を示す工程断面図、第６図，第７図，第８図は第５の実
施例を説明する図、第９図は従来例を示す工程断面図で
ある。１……Ｎ型単結晶シリコン基板，２……Ｐ型ウェル領域,3……素子分離領域，４……ゲート絶縁膜,5……多結晶シリコン膜，６……レジスト膜 7,8……ソース、ドレイン領域９……酸化膜， 10……窒素を含むシリコン酸化膜， 11……BPSG膜,12……コンタクト， 13……配線,14……パッシベーション膜， 101……Ｐ型シリコン基板， 102……埋め込み層， 103……Ｎ型エピタキシャル層， 104……チャネル・ストッパ， 105……酸化膜,106……薄い酸化膜， 107……窒化膜,108……多結晶シリコン膜， 109……酸化膜,110……酸化膜， 111……オーバーハング部， 112……多結晶シリコン膜， 113……熱酸化膜,114……外部ベース層， 115……Ｐ型拡散層（内部ベース）， 116……CVD絶縁膜,117……多結晶シリコン膜， 118……多結晶シリコン膜， 119……酸化膜,120……窒素を含む酸化膜， 121……バイアススパッタ酸化膜， 122……アルミニウム配線， 123……エミッタ層,124……パッシベーション膜， 201……Ｎ型シリコン基板， 202……Ｐ型ウェル領域， 203……フィールド酸化膜， 204……ゲート酸化膜,205……多結晶シリコン膜， 206,207……ソース・ドレイン領域， 208……絶縁膜,209……パッシベーション膜， 210……電極配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/092 29/73 29/78 (72)発明者高木信一神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者岩井洋神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者山部紀久夫神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開昭61−154171（ＪＰ，Ａ) 特開昭63−236357（ＪＰ，Ａ) 特開昭59−117133（ＪＰ，Ａ) 特開平１−228135（ＪＰ，Ａ) 実開昭64−13125（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/318,21/316 H01L 29/73,29/78

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板表面部に形成されたトランジス
タと、このトランジスタの一部を成す不純物を含有する
導電性膜の上に形成された後酸化膜と、この後酸化膜の
上方であって前記導電層の上方に形成され、酸素及び窒
素を含む単層からなる層間膜と、この層間膜の上方に形
成された水素を含む絶縁膜とを具備したことを特徴とす
る半導体装置。
【請求項２】前記トランジスタがMISトランジスタであ
って、前記導電性膜はゲート電極を構成することを特徴
とする請求項１記載の半導体装置。
【請求項３】前記トランジスタがバイポーラトランジス
タであって、前記導電性膜はエミッタ電極を構成するこ
とを特徴とする請求項１記載の半導体装置。
【請求項４】前記層間膜は、さらにフッ素を含むことを
特徴とする請求項１乃至請求項３のいずれか１項に記載
の半導体装置。
【請求項５】半導体基板表面にトランジスタを形成する
工程と、このトランジスタの一部を成す不純物を含有す
る導電性膜の上に後酸化膜を形成する工程と、この後酸
化膜の上方であって前記導電性膜の上方に酸素及び窒素
を含む単層からなる層間膜を形成する工程と、この層間
膜の上方に水素を含む絶縁膜を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。
【請求項６】半導体基板表面部にトランジスタを形成す
る工程と、このトランジスタの一部を構成し不純物を含
有する導電性膜の上方に酸化膜を形成する工程と、この
酸化膜中に窒素を導入する工程と、前記窒素が導入され
た酸化膜上に水素含有の絶縁膜を形成する工程とを具備
したことを特徴とする半導体装置の製造方法。
【請求項７】前記窒素と導入させる手段として、窒素原
子を含む雰囲気中で熱処理を行うことを特徴とする請求
項６記載の半導体装置の製造方法。
【請求項８】前記水素含有の絶縁膜が、水蒸気雰囲気中
で熱処理を行って平坦化されていることを特徴とする請
求項５または請求項６記載の半導体装置の製造方法。