JP2663946B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特にウエーハプロセスにおけ
る酸化シリコン膜のウエットエッチング方法の改良に関
し、 基板面内における酸化シリコン膜のエッチングレート
のばらつきをなくして素子特性のばらつきを抑え、歩留
りを向上させることを目的とし、 水酸化アンモニウムと過酸化水素と水の混液を用いて
酸化シリコン膜のエッチングを行う工程を含んで構成す
る。
る酸化シリコン膜のウエットエッチング方法の改良に関
し、 基板面内における酸化シリコン膜のエッチングレート
のばらつきをなくして素子特性のばらつきを抑え、歩留
りを向上させることを目的とし、 水酸化アンモニウムと過酸化水素と水の混液を用いて
酸化シリコン膜のエッチングを行う工程を含んで構成す
る。
本発明は半導体装置の製造方法、特にウエーハプロセ
スにおける酸化シリコン膜のウエットエッチング方法の
改良に関する。
スにおける酸化シリコン膜のウエットエッチング方法の
改良に関する。
MOS型半導体装置のウエーハプロセス工程において
は、ゲート酸化膜のコントロールエッチング、或いは薄
い酸化シリコン膜の除去等に、ダメージ形成の少ないウ
エットエッチング手段が用いられるが、極度に高集積化
されて、ゲート酸化膜の厚さが10Å以下程度に極めて薄
く形成され、また素子領域幅も１μｍ以下のサブミクロ
ン幅に形成される超LSI等においては、上記ウエットエ
ッチング処理におけるエッチング量のばらつきによっ
て、素子特性にばらつきを生じて歩留りが低下するとい
う問題があり、改善が要望されている。
は、ゲート酸化膜のコントロールエッチング、或いは薄
い酸化シリコン膜の除去等に、ダメージ形成の少ないウ
エットエッチング手段が用いられるが、極度に高集積化
されて、ゲート酸化膜の厚さが10Å以下程度に極めて薄
く形成され、また素子領域幅も１μｍ以下のサブミクロ
ン幅に形成される超LSI等においては、上記ウエットエ
ッチング処理におけるエッチング量のばらつきによっ
て、素子特性にばらつきを生じて歩留りが低下するとい
う問題があり、改善が要望されている。
MOS型半導体装置の製造工程においては、ゲート酸化
膜を形成した後、このゲート酸化膜を通してゲート酸化
膜下の基板面に閾値電圧調整用のチャネルドーズと称す
る不純物のイオン注入がなされるが、ｐチャネル素子と
ｎチャネル素子が併設されるCMOS半導体装置の製造に際
しては、例えばｐチャネル素子のチャネルドーズを行う
際にはｎチャネル素子のゲート酸化膜上をレジスト膜で
覆い、またｎチャネル素子のチャネルドーズを行う際に
はｐチャネル素子のゲート酸化膜上をレジスト膜で覆っ
て所望の素子領域に選択的に所望の不純物のイオン注入
がなされる。
膜を形成した後、このゲート酸化膜を通してゲート酸化
膜下の基板面に閾値電圧調整用のチャネルドーズと称す
る不純物のイオン注入がなされるが、ｐチャネル素子と
ｎチャネル素子が併設されるCMOS半導体装置の製造に際
しては、例えばｐチャネル素子のチャネルドーズを行う
際にはｎチャネル素子のゲート酸化膜上をレジスト膜で
覆い、またｎチャネル素子のチャネルドーズを行う際に
はｐチャネル素子のゲート酸化膜上をレジスト膜で覆っ
て所望の素子領域に選択的に所望の不純物のイオン注入
がなされる。
この際、レジスト膜で覆われたゲート酸化膜の深さ10
μｍ以下程度の表層部にはレジスト膜からの金属汚染物
質の拡散による侵入があり、この金属汚染物質によって
ゲート酸化膜の耐圧が劣化するという問題がある。
μｍ以下程度の表層部にはレジスト膜からの金属汚染物
質の拡散による侵入があり、この金属汚染物質によって
ゲート酸化膜の耐圧が劣化するという問題がある。
そこでゲート酸化膜の耐圧劣化を防止するために、上
記チャネルドーズを終わってレジスト膜を除去した後、
コントロールエッチング手段によりゲート酸化膜表層部
の金属汚染物質侵入領域の除去が行われる。
記チャネルドーズを終わってレジスト膜を除去した後、
コントロールエッチング手段によりゲート酸化膜表層部
の金属汚染物質侵入領域の除去が行われる。
このコントロールエッチングは、従来は弗酸系のエッ
チング液例えば１〜５％弗酸（HF）溶液を用い、20〜30
Åの程度の深さになされていた。
チング液例えば１〜５％弗酸（HF）溶液を用い、20〜30
Åの程度の深さになされていた。
またトランジスタの形成領域等を画定分離するフィー
ルド酸化膜を選択酸化により形成した際、該選択酸化に
用いた耐酸化膜下部の薄い下敷き酸化膜をウォッシュア
ウトする際にも１〜５％HF溶液が用いられていた。
ルド酸化膜を選択酸化により形成した際、該選択酸化に
用いた耐酸化膜下部の薄い下敷き酸化膜をウォッシュア
ウトする際にも１〜５％HF溶液が用いられていた。
しかし上記HF溶液は300Å／分程度の比較的大きなエ
ッチングレートを有するために、基板面内において大き
なエッチングレートのばらつきを生ずる。
ッチングレートを有するために、基板面内において大き
なエッチングレートのばらつきを生ずる。
第３図は５％HF溶液で熱酸化による酸化シリコン（Si
O2）膜を80Åエッチングした際の基板面内におけるエッ
チングレートのばらつきを示す図で、（ａ）はエッチン
グ前のSiO2膜厚の面内分布を示し、（ｂ）はエッチング
後のSiO2膜厚の面内分布を示す。なお（ｃ）は測定径路
を示す。
O2）膜を80Åエッチングした際の基板面内におけるエッ
チングレートのばらつきを示す図で、（ａ）はエッチン
グ前のSiO2膜厚の面内分布を示し、（ｂ）はエッチング
後のSiO2膜厚の面内分布を示す。なお（ｃ）は測定径路
を示す。
そのため、前記ゲート酸化膜のコントロールエッチン
グに際しては、基板面内においてゲート酸化膜厚に大き
なばらつきを生じて、超LSI等高集積化されて、ゲート
酸化膜厚が100Å以下に設定される品種においては、閾
値電圧に大きなばらつきを生ずる。
グに際しては、基板面内においてゲート酸化膜厚に大き
なばらつきを生じて、超LSI等高集積化されて、ゲート
酸化膜厚が100Å以下に設定される品種においては、閾
値電圧に大きなばらつきを生ずる。
また前記下敷き酸化膜のウォッシュアウトに際しては
フィールド酸化膜端部のバーズビーク部の後退量がばら
つくので、超LSI等トランジスタ幅がサブミクロン幅に
設定される品種においては、トランジスタ幅の変動割合
が拡大してコンダクタンスが大きく変動する。
フィールド酸化膜端部のバーズビーク部の後退量がばら
つくので、超LSI等トランジスタ幅がサブミクロン幅に
設定される品種においては、トランジスタ幅の変動割合
が拡大してコンダクタンスが大きく変動する。
そしてこれらトランジスタ特性のばらつきによって歩
留りの低下を招くという問題があった。
留りの低下を招くという問題があった。
そこで本発明は、基板面内における酸化シリコン膜の
エッチングレートのばらつきをなくして素子特性のばら
つきを抑え、歩留りを向上させることを目的とする。
エッチングレートのばらつきをなくして素子特性のばら
つきを抑え、歩留りを向上させることを目的とする。
上記課題は、MOS型FETのゲート酸化シリコン膜の表面
層、またはフィールド酸化シリコン膜の選択的形成のた
めの耐酸化膜下部の下敷き酸化シリコン膜を、水酸化ア
ンモニウムと過酸化水素と水の混液を用いてエッチング
する工程を有することを特徴とする半導体装置の製造方
法によって解決される。
層、またはフィールド酸化シリコン膜の選択的形成のた
めの耐酸化膜下部の下敷き酸化シリコン膜を、水酸化ア
ンモニウムと過酸化水素と水の混液を用いてエッチング
する工程を有することを特徴とする半導体装置の製造方
法によって解決される。
即ち本発明においては、水酸化アンモニウム（NH4O
H）と過酸化水素（H2O2）と水（H2O）との混合液が、NH
4OHのエッチング作用によって金属汚染物質をSiO2ごと
除去すると同時に、H2O2の酸化作用によってエッチング
レートの制御及び表面荒れを防止する機能を有し、その
エッチングレートを１〜５Å／分程度に極めて小さく抑
えることができることによって、基板面内のSiO2膜のエ
ッチングレートのばらつきが第４図に示すように殆ど生
じないという実験結果に基づき、該NH4OHとH2O2とH2Oと
の混液をMOS型半導体装置の製造工程における金属汚染
物質除去のためのゲート酸化膜の微小深さのコントロー
ルエッチングや、薄い酸化膜のウォッシュアウトに用い
る。
H）と過酸化水素（H2O2）と水（H2O）との混合液が、NH
4OHのエッチング作用によって金属汚染物質をSiO2ごと
除去すると同時に、H2O2の酸化作用によってエッチング
レートの制御及び表面荒れを防止する機能を有し、その
エッチングレートを１〜５Å／分程度に極めて小さく抑
えることができることによって、基板面内のSiO2膜のエ
ッチングレートのばらつきが第４図に示すように殆ど生
じないという実験結果に基づき、該NH4OHとH2O2とH2Oと
の混液をMOS型半導体装置の製造工程における金属汚染
物質除去のためのゲート酸化膜の微小深さのコントロー
ルエッチングや、薄い酸化膜のウォッシュアウトに用い
る。
なお第４図において（ａ）はエッチング前のSiO2膜厚
の基板面内分布、（ｂ）はエッチング後のSiO2膜厚の基
板面内分布を示す。
の基板面内分布、（ｂ）はエッチング後のSiO2膜厚の基
板面内分布を示す。
そしてこれによって、コントロールエッチング後のゲ
ート酸化膜厚の基板面内のばらつきや、オーバエッチン
グによる素子領域幅の変動等が防止されて素子特性が均
一化され、超LSI等高集積化される半導体装置において
特に大きな歩留り向上が得られる。
ート酸化膜厚の基板面内のばらつきや、オーバエッチン
グによる素子領域幅の変動等が防止されて素子特性が均
一化され、超LSI等高集積化される半導体装置において
特に大きな歩留り向上が得られる。
以下本発明を、図を参照し実施例により具体的に説明
する。
する。
第１図は本発明の一実施例の工程断面図、第２図は本
発明の他の実施例の工程断面図である。
発明の他の実施例の工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）参照 本発明の方法をゲート酸化膜のコントロールエッチン
グに用いてCMOS半導体装置を製造するに際しては、通常
の方法で例えばn-型シリコン基板１に選択的にp-型ウエ
ル２が形成され、表面部に基板１面を表出する第１の素
子形成領域3Aとウエル２面を表出する第２の素子形成領
域3Bとを画定分離するフィールド酸化膜４及びその下部
のｎ型チャネルストッパ５及びｐ型チャネルストッパ６
が形成されてなる従来同様の被処理基板を用い、従来通
り熱酸化手段により第１の素子形成領域3Aと第２の素子
形成領域3Bの表面に厚さ例えば100〜150Å程度のゲート
酸化膜7A及び7Bを形成する。
グに用いてCMOS半導体装置を製造するに際しては、通常
の方法で例えばn-型シリコン基板１に選択的にp-型ウエ
ル２が形成され、表面部に基板１面を表出する第１の素
子形成領域3Aとウエル２面を表出する第２の素子形成領
域3Bとを画定分離するフィールド酸化膜４及びその下部
のｎ型チャネルストッパ５及びｐ型チャネルストッパ６
が形成されてなる従来同様の被処理基板を用い、従来通
り熱酸化手段により第１の素子形成領域3Aと第２の素子
形成領域3Bの表面に厚さ例えば100〜150Å程度のゲート
酸化膜7A及び7Bを形成する。
第１図（ｂ）参照 次いで従来同様の方法により該被処理基板上にチャネ
ルドーズを行う例えば第１の素子形成領域3A面を表出す
る開孔８を有し、チャネルドーズを行わない第２の素子
形成領域3Bのゲート酸化膜7A上を覆うレジスト膜９を形
成し、該レジスト膜９及びフィールド酸化膜４をマスク
にし、ゲート酸化膜7Aを通して、イオン注入手段により
第１の素子形成領域3Aのn-型基板１面に1015cm-2程度の
燐P+のチャネルドーズを行う。110はP+ドーズ領域を示
す。
ルドーズを行う例えば第１の素子形成領域3A面を表出す
る開孔８を有し、チャネルドーズを行わない第２の素子
形成領域3Bのゲート酸化膜7A上を覆うレジスト膜９を形
成し、該レジスト膜９及びフィールド酸化膜４をマスク
にし、ゲート酸化膜7Aを通して、イオン注入手段により
第１の素子形成領域3Aのn-型基板１面に1015cm-2程度の
燐P+のチャネルドーズを行う。110はP+ドーズ領域を示
す。
第１図（ｃ）参照 次いで通常の方法で従来通りレジスト膜９を除去す
る。ここでレジスト膜９に覆われていたゲート酸化膜7B
及びフィールド酸化膜４の表層部には従来通りレジスト
膜９から拡散侵入した金属汚染物質含有層11が形成され
る。
る。ここでレジスト膜９に覆われていたゲート酸化膜7B
及びフィールド酸化膜４の表層部には従来通りレジスト
膜９から拡散侵入した金属汚染物質含有層11が形成され
る。
第１図（ｄ）参照 次いで上記被処理基板を、60〜80℃程度に加温したNH
2OH：H2O2：H2O＝1:1:4の混液に浸漬し、ゲート酸化膜7
A、7B及びフィールド酸化膜４の表層部を20Å程度コン
トロールエッチングする。このエッチングに要する時間
は約４〜20分程度である。ここで前記金属汚染物質含有
層を含む鎖線で図示する12の部分が除去されて、ゲート
酸化膜7A、7Bは80〜130Å程度の所望の厚さになる。ま
たフィールド酸化膜４も20Å程度薄くなる。
2OH：H2O2：H2O＝1:1:4の混液に浸漬し、ゲート酸化膜7
A、7B及びフィールド酸化膜４の表層部を20Å程度コン
トロールエッチングする。このエッチングに要する時間
は約４〜20分程度である。ここで前記金属汚染物質含有
層を含む鎖線で図示する12の部分が除去されて、ゲート
酸化膜7A、7Bは80〜130Å程度の所望の厚さになる。ま
たフィールド酸化膜４も20Å程度薄くなる。
第１図（ｅ）参照 以後従来同様の方法によりゲート酸化膜7A、7B上にポ
リSi等のゲート電極13A、13Bを形成し、ゲート電極13A
をマスクにし選択イオン注入手段で素子形成領域3Aに選
択的に硼素を注入し、次いでゲート電極13Bをマスクに
し選択イオン注入手段で素子形成領域3Bに選択的に砒素
を注入し、次いで活性化熱処理を行って素子形成領域3A
にp+型のソース領域14及びドレイン領域15を、また素子
形成領域3Bにn+型のソース領域16及びドレイン領域17を
形成する。この際前記チャネルドーズ領域110はｎ型チ
ャネル層10となる。
リSi等のゲート電極13A、13Bを形成し、ゲート電極13A
をマスクにし選択イオン注入手段で素子形成領域3Aに選
択的に硼素を注入し、次いでゲート電極13Bをマスクに
し選択イオン注入手段で素子形成領域3Bに選択的に砒素
を注入し、次いで活性化熱処理を行って素子形成領域3A
にp+型のソース領域14及びドレイン領域15を、また素子
形成領域3Bにn+型のソース領域16及びドレイン領域17を
形成する。この際前記チャネルドーズ領域110はｎ型チ
ャネル層10となる。
そして以後、図示しない絶縁膜の形成、配線形成等が
なされ、本発明の方法を用いたCMOS半導体装置が完成す
る。
なされ、本発明の方法を用いたCMOS半導体装置が完成す
る。
なお本発明に係るコントロールエッチング方法におい
ては、80Åエッチングした際にも前記第４図に示される
ように基板面内のエッチングレートのばらつきは極めて
すくない。従って20Å程度の微小厚さエッチングを行う
該実施例において基板面内のエッチングレートのばらつ
きは殆ど顕現化されず、従って該コントロールエッチン
グによるゲート酸化膜の厚さのばらつきは殆ど生ずるこ
とがない。
ては、80Åエッチングした際にも前記第４図に示される
ように基板面内のエッチングレートのばらつきは極めて
すくない。従って20Å程度の微小厚さエッチングを行う
該実施例において基板面内のエッチングレートのばらつ
きは殆ど顕現化されず、従って該コントロールエッチン
グによるゲート酸化膜の厚さのばらつきは殆ど生ずるこ
とがない。
第２図（ａ）参照 また選択酸化手段により素子形成領域を画定分離する
際に本発明の方法を適用する際には、例えばn-型シリコ
ン基板１の表面に従来通り熱酸化法により厚さ200Å程
度の下敷きSiO2膜18を形成し、次いで該下敷きSiO2膜18
上に素子形成領域３の形状に対応する耐酸化膜例えば窒
化シリコン（Si3N4）膜パターン19を形成し、次いで該S
i3N4膜パターン19をマスクにしてイオン注入によりチャ
ネルストッパ用の燐（P+）を選択的に注入する。ここで
105はP+注入領域を示す。
際に本発明の方法を適用する際には、例えばn-型シリコ
ン基板１の表面に従来通り熱酸化法により厚さ200Å程
度の下敷きSiO2膜18を形成し、次いで該下敷きSiO2膜18
上に素子形成領域３の形状に対応する耐酸化膜例えば窒
化シリコン（Si3N4）膜パターン19を形成し、次いで該S
i3N4膜パターン19をマスクにしてイオン注入によりチャ
ネルストッパ用の燐（P+）を選択的に注入する。ここで
105はP+注入領域を示す。
第２図（ｂ）参照 次いで従来通りSi3N4膜パターン19をマスクにして選
択酸化を行い厚さ5000Å程度のフィールド酸化膜４を形
成する。このフィールド酸化膜４の端部には公知の薄い
酸化膜よりなるバーズビーク104が形成される。またこ
の際同時に前に注入されたP+は活性化際分布してｎ型チ
ャネルストッパ５が形成される。
択酸化を行い厚さ5000Å程度のフィールド酸化膜４を形
成する。このフィールド酸化膜４の端部には公知の薄い
酸化膜よりなるバーズビーク104が形成される。またこ
の際同時に前に注入されたP+は活性化際分布してｎ型チ
ャネルストッパ５が形成される。
第２図（ｃ）参照 次いで燐酸煮沸処理等によりSi3N4膜パターン19を除
去した後、60〜80℃程度に加温したNH4OH：H2O2：H2O＝
1:1:4の混液により下敷きSiO2膜18をエッチング除去す
る。
去した後、60〜80℃程度に加温したNH4OH：H2O2：H2O＝
1:1:4の混液により下敷きSiO2膜18をエッチング除去す
る。
上記混液の熱酸化SiO2膜18に対するエッチングレート
は１〜５Å／分程度の非常に遅いレートであるので、該
エッチング処理においてフィールド酸化膜４が強くオー
バエッチングされバーズビーク部104が広く除去されて
素子形成領域が大きく拡大することがなくなり、素子幅
のばらつきは減少する。
は１〜５Å／分程度の非常に遅いレートであるので、該
エッチング処理においてフィールド酸化膜４が強くオー
バエッチングされバーズビーク部104が広く除去されて
素子形成領域が大きく拡大することがなくなり、素子幅
のばらつきは減少する。
そしてこれ以後の工程は、前記第一の実施例におい
て、第１図（ｃ）および第１図（ｄ）を参照しつつ説明
した製造工程に準じて行なえば、半導体装置が形成でき
る。
て、第１図（ｃ）および第１図（ｄ）を参照しつつ説明
した製造工程に準じて行なえば、半導体装置が形成でき
る。
以上説明のように本発明によれば、コントロールエッ
チング後のゲート酸化膜厚の基板面内のばらつきや、オ
ーバエッチングによる素子領域幅の変動等が防止されて
素子特性が均一化され、超LSI等高集積化される半導体
装置において特に大きな歩留り向上が得られる。
チング後のゲート酸化膜厚の基板面内のばらつきや、オ
ーバエッチングによる素子領域幅の変動等が防止されて
素子特性が均一化され、超LSI等高集積化される半導体
装置において特に大きな歩留り向上が得られる。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（ｃ）は本発明の方法の他の実施例の工
程断面図、 第３図は従来のエッチングレートの面内ばらつきを示す
図、 第４図は本発明の方法によるエッチングレートの面内ば
らつきを示す図 でなる。 図において、 １はn-型シリコン基板、２はp-型ウエル、3A、3Bは素子
形成領域、４はフィールド酸化膜、５はｎ型チャネルス
トッパ、６はｐ型チャネルストッパ、7A、7Bはゲート酸
化膜、８は開孔、９はレジスト膜、10はｎ型チャネル領
域、11は金属汚染物質含有層、12はエッチング除去部、
13A、13Bはゲート電極、14はp+型ソース領域、15はp+型
ドレイン領域、16はn+型ソース領域、17はn+型ドレイン
領域 を示す。
断面図、 第２図（ａ）〜（ｃ）は本発明の方法の他の実施例の工
程断面図、 第３図は従来のエッチングレートの面内ばらつきを示す
図、 第４図は本発明の方法によるエッチングレートの面内ば
らつきを示す図 でなる。 図において、 １はn-型シリコン基板、２はp-型ウエル、3A、3Bは素子
形成領域、４はフィールド酸化膜、５はｎ型チャネルス
トッパ、６はｐ型チャネルストッパ、7A、7Bはゲート酸
化膜、８は開孔、９はレジスト膜、10はｎ型チャネル領
域、11は金属汚染物質含有層、12はエッチング除去部、
13A、13Bはゲート電極、14はp+型ソース領域、15はp+型
ドレイン領域、16はn+型ソース領域、17はn+型ドレイン
領域 を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−19667（ＪＰ，Ａ) 特公 昭53−42670（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】MOS型FETのゲート酸化シリコン膜の表面
層、またはフィールド酸化シリコン膜の選択的形成のた
めの耐酸化膜下部の下敷き酸化シリコン膜を、水酸化ア
ンモニウムと過酸化水素と水の混液を用いてエッチング
する工程を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062798A JP2663946B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062798A JP2663946B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235337A JPH01235337A (ja) | 1989-09-20 |
| JP2663946B2 true JP2663946B2 (ja) | 1997-10-15 |
Family
ID=13210728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062798A Expired - Fee Related JP2663946B2 (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663946B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413678A (en) * | 1993-05-14 | 1995-05-09 | Texas Instruments Incorporated | Heated SC1 solution for selective etching |
| KR100486210B1 (ko) * | 1997-09-12 | 2005-06-16 | 삼성전자주식회사 | 프로파일을개선할수있는트랜치소자분리공정의세정방법 |
| KR100624089B1 (ko) * | 2005-07-12 | 2006-09-15 | 삼성전자주식회사 | 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342670A (en) * | 1976-09-30 | 1978-04-18 | Nec Corp | Coupling cave-type delay circuit |
-
1988
- 1988-03-16 JP JP63062798A patent/JP2663946B2/ja not_active Expired - Fee Related
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|---|---|
| JPH01235337A (ja) | 1989-09-20 |
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