JPS63241965A - 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタおよびその製造方法Info
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- JPS63241965A JPS63241965A JP7414187A JP7414187A JPS63241965A JP S63241965 A JPS63241965 A JP S63241965A JP 7414187 A JP7414187 A JP 7414187A JP 7414187 A JP7414187 A JP 7414187A JP S63241965 A JPS63241965 A JP S63241965A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000005669 field effect Effects 0.000 title claims description 8
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000007423 decrease Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、集積回路に適した微細構造の絶縁ゲート型電
界効果トランジスタ（ＭｏＳトランジスタ）とその製造
方法に関する。
界効果トランジスタ（ＭｏＳトランジスタ）とその製造
方法に関する。
（従来の技術）
近年、半導体集積回路の素子の微細化、高集積化および
高速化は目覚ましいものがある。特にＭｏＳトランジス
タを用いた集積回路では素子の微細化が進み、ゲート長
は１μｍあるいはそれ以下と短くなり、ゲート絶縁膜は
１００人程堆積るいはそれ以下と薄くなっている。この
様な微細化ＭＯＳトランジスタでは、ソース、ドレイン
間のバントスルー耐圧が非常に小さいものとなり、また
しきい値が低下する短チヤネル効果が発生する。
高速化は目覚ましいものがある。特にＭｏＳトランジス
タを用いた集積回路では素子の微細化が進み、ゲート長
は１μｍあるいはそれ以下と短くなり、ゲート絶縁膜は
１００人程堆積るいはそれ以下と薄くなっている。この
様な微細化ＭＯＳトランジスタでは、ソース、ドレイン
間のバントスルー耐圧が非常に小さいものとなり、また
しきい値が低下する短チヤネル効果が発生する。
これらの問題を解決するためには、チャネル領域表面部
の不純物濃度を高くすることが必要で、このため例えば
、イオン注入により基板表面に基板とと同導電型の不純
物層を形成することが従来より行われている。しかしな
がら、短チヤネル効果やバンチスルー耐圧の低下を十分
に補償するためにチャネル不純物層の濃度を高くすると
、チャネル領域とソース、ドレイン拡散層間のリーク電
流の増大や接合耐圧の低下をもたらし、また接合容量が
増大して素子の高速化を妨げる。またゲート長が短いと
ドレイン近傍のチャネル表面電界が非常に大きくなり、
インパクト・イオン化等の現象により素子の信頼性が低
いものとなる。
の不純物濃度を高くすることが必要で、このため例えば
、イオン注入により基板表面に基板とと同導電型の不純
物層を形成することが従来より行われている。しかしな
がら、短チヤネル効果やバンチスルー耐圧の低下を十分
に補償するためにチャネル不純物層の濃度を高くすると
、チャネル領域とソース、ドレイン拡散層間のリーク電
流の増大や接合耐圧の低下をもたらし、また接合容量が
増大して素子の高速化を妨げる。またゲート長が短いと
ドレイン近傍のチャネル表面電界が非常に大きくなり、
インパクト・イオン化等の現象により素子の信頼性が低
いものとなる。
（発明が解決しようとする問題点）
以上のようにＭＯＳトランジスタの微細化を更に進める
と、チャネル不純物層を形成することによる、信頼性や
素子特性に対する種々の悪影響が出てくる。
と、チャネル不純物層を形成することによる、信頼性や
素子特性に対する種々の悪影響が出てくる。
本発明はこのような問題を解決し、微細化しても浸れた
素子特性と信頼性を得ることを可能としたＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
素子特性と信頼性を得ることを可能としたＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明によるＭＯＳトランジスタは、チャネル不純物層
が、チャネル領域のソース、ドレイン側端部を除く中央
部に選択的に形成されていることを特徴とする。
が、チャネル領域のソース、ドレイン側端部を除く中央
部に選択的に形成されていることを特徴とする。
またこの様な構造のＭＯＳトランジスタを形成する本発
明の方法では、半導体基板上にゲート領域に開口を持つ
第１のマスク材料膜を形成し、次いでその間口側壁に選
択的に第２のマスク材料膜を形成し、これら第１．第２
のマスク材料膜をマスクとして不純物をイオン注入して
チャネル不純物層を形成する。ゲートＮ極は、その材料
膜の形成は第１．第２のマスク材料膜形成の前後いずれ
でもよいが、第１のマスク材料膜の開口により規定され
た寸法にパターン形成する。
明の方法では、半導体基板上にゲート領域に開口を持つ
第１のマスク材料膜を形成し、次いでその間口側壁に選
択的に第２のマスク材料膜を形成し、これら第１．第２
のマスク材料膜をマスクとして不純物をイオン注入して
チャネル不純物層を形成する。ゲートＮ極は、その材料
膜の形成は第１．第２のマスク材料膜形成の前後いずれ
でもよいが、第１のマスク材料膜の開口により規定され
た寸法にパターン形成する。
（作用）
本発明のＭｏ８）−ランジスタでは、チャネル不純物層
がチャネル領域全域ではなく、中央部に選択的に形成さ
れる。このため、チャネル不純物層を比較的高濃度にし
た場合にも、ソース、ドレインの接合リークの増大や接
合耐圧の低下が抑制される。またドレイン近傍でのチャ
ネル表面電界が緩和されるから、インパクト・イオン化
も抑制される。しきい値はチャネル領域中央部のチャネ
ル不純物層により決まるから、短チヤネル効果も抑制さ
れる。またソース、ドレインの接合容量の増大も抑制さ
れる結果、高速動作特性が確保される。更に本発明の構
造によりチャネル部の容量を全体として減少させること
ができ、渭流駆動能力の高いものが得られる。
がチャネル領域全域ではなく、中央部に選択的に形成さ
れる。このため、チャネル不純物層を比較的高濃度にし
た場合にも、ソース、ドレインの接合リークの増大や接
合耐圧の低下が抑制される。またドレイン近傍でのチャ
ネル表面電界が緩和されるから、インパクト・イオン化
も抑制される。しきい値はチャネル領域中央部のチャネ
ル不純物層により決まるから、短チヤネル効果も抑制さ
れる。またソース、ドレインの接合容量の増大も抑制さ
れる結果、高速動作特性が確保される。更に本発明の構
造によりチャネル部の容量を全体として減少させること
ができ、渭流駆動能力の高いものが得られる。
本発明の方法によれば、チャネル不純物層が、チャネル
領域（ゲート領域）を規定する開口を持つ第１のマスク
材料膜と、その開口の側壁に選択的に形成された第２の
マスク材料膜をマスクとして用いたイオン注入により、
自己整合的に形成される。
領域（ゲート領域）を規定する開口を持つ第１のマスク
材料膜と、その開口の側壁に選択的に形成された第２の
マスク材料膜をマスクとして用いたイオン注入により、
自己整合的に形成される。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のｎチャネルＭＯＳトランジスタを
示す。ｐ−型３ｉ基板１の表面にゲート絶縁ｗＡ２を介
して多結晶シリコン・ゲート電極３が形成され、このゲ
ート電極３をマスクとして不純物をイオン注入して、ｎ
＋型ソース、ドレイン拡散１１４．５が形成されている
。ソース、ドレイン拡散１１４．５間のチャネル領域に
は、その中央部にのみ選択的にチャネル不純物層として
ｐ型層６が形成されている。
示す。ｐ−型３ｉ基板１の表面にゲート絶縁ｗＡ２を介
して多結晶シリコン・ゲート電極３が形成され、このゲ
ート電極３をマスクとして不純物をイオン注入して、ｎ
＋型ソース、ドレイン拡散１１４．５が形成されている
。ソース、ドレイン拡散１１４．５間のチャネル領域に
は、その中央部にのみ選択的にチャネル不純物層として
ｐ型層６が形成されている。
第２図（ａ）〜（ｅ）は、この壜なＭＯＳトランジスタ
構造を得るための製造工程の一例である。
構造を得るための製造工程の一例である。
ｐ−型３ｉ基板１には素子分離領域（図示せず）を形成
した後まず、（ａ）に示すように熱酸化膜２′を約２０
０人形成し、この上にシリコン窒化ｌｌ７（第１のマス
ク材料膜）をＣＶＤ法により４０００人堆積し、これら
の積層膜をバターニングしてゲート配線間に開口１０を
形成する。次に（ｂ）に示すように全面にＣＶＤ法によ
るシリコン酸化１１１８（第２のマスク材料膜）を３０
００人堆積する。そして全面異方性エツチングを行って
、（Ｃ）に示すように窒化［１７の開口１０の側壁にの
み酸化膜８を残置させ、これら窒化１１１７と酸化膜８
をマスクとしてボロンをイオン注入してチャネル領域中
央部にｐ型層６を形成する。このときイオン注入条件は
例えば、加速電圧５０ｋｅＶ、ドーズｆｆ１１Ｘ１０１
３／ａＲ２とする。
した後まず、（ａ）に示すように熱酸化膜２′を約２０
０人形成し、この上にシリコン窒化ｌｌ７（第１のマス
ク材料膜）をＣＶＤ法により４０００人堆積し、これら
の積層膜をバターニングしてゲート配線間に開口１０を
形成する。次に（ｂ）に示すように全面にＣＶＤ法によ
るシリコン酸化１１１８（第２のマスク材料膜）を３０
００人堆積する。そして全面異方性エツチングを行って
、（Ｃ）に示すように窒化［１７の開口１０の側壁にの
み酸化膜８を残置させ、これら窒化１１１７と酸化膜８
をマスクとしてボロンをイオン注入してチャネル領域中
央部にｐ型層６を形成する。このときイオン注入条件は
例えば、加速電圧５０ｋｅＶ、ドーズｆｆ１１Ｘ１０１
３／ａＲ２とする。
この後、酸化ｇ１８を選択的に除去した後、熱酸化によ
りゲート絶縁１１ｍ２を形成し、全面に多結晶シリコン
膜を堆積してこれをエッチバックして、（ｄ）に示すよ
うに窒化１１７の開口１０内にのみ埋込んでゲート電極
とする。ゲート電極には例えば、ＰＯＣｎ３ガス中で２
０分熱処理してリン拡散を行う。そして窒化１１７をエ
ツチング除去し、ゲート電極をマスクとして不純物をイ
オン注入して、（８）に示すようにｎ＋型ソース、ドレ
イン拡散１１１４．５を形成する。
りゲート絶縁１１ｍ２を形成し、全面に多結晶シリコン
膜を堆積してこれをエッチバックして、（ｄ）に示すよ
うに窒化１１７の開口１０内にのみ埋込んでゲート電極
とする。ゲート電極には例えば、ＰＯＣｎ３ガス中で２
０分熱処理してリン拡散を行う。そして窒化１１７をエ
ツチング除去し、ゲート電極をマスクとして不純物をイ
オン注入して、（８）に示すようにｎ＋型ソース、ドレ
イン拡散１１１４．５を形成する。
この後、図示しないが全面にＣＶＤ絶ｎＩｌを堆積し、
これにコンタクト孔を開けてソース、ドレインおよびゲ
ートの電極配線を形成する。
これにコンタクト孔を開けてソース、ドレインおよびゲ
ートの電極配線を形成する。
こうしてこの実施例の方法によれば、チャネル不純物層
としてのｐ型層６が、チャネル領域中央部に選択的に、
自己整合的に形成される。しかもゲート電極材料である
多結晶シリコン１１３は、窒化膜７の間口１０に埋込む
形でパターン形成されるから、通常のフォトエツチング
によりパターン形成する場合にしばしば生じるゲート配
線間の短絡事故が防止される。
としてのｐ型層６が、チャネル領域中央部に選択的に、
自己整合的に形成される。しかもゲート電極材料である
多結晶シリコン１１３は、窒化膜７の間口１０に埋込む
形でパターン形成されるから、通常のフォトエツチング
によりパターン形成する場合にしばしば生じるゲート配
線間の短絡事故が防止される。
そしてこの実施例によるＭｏＳトランジスタは、しきい
値がチャネル領域中央部のチャネル不純物層で決り、こ
れを比較的高濃度とすることにより、短チヤネル効果が
抑制される。しかもソース、ドレイン近傍にはチャネル
不純物層がないから、ソース、ドレインの接合耐圧が高
く、接合リークが少ない。またチャネル領域のドレイン
近傍表面の電界も小さくなる。これらの結果、ＭＯＳト
ランジスタの信頼性は高いものとなる。また同様の理由
でソース、ドレインの接合容量が小さくなり、ゲート部
の容量も全体として小さくなるから、高速性に優れ、カ
ットオフ特性に優れた、電流駆動能力の大きいＭｏＳト
ランジスタが得られる。
値がチャネル領域中央部のチャネル不純物層で決り、こ
れを比較的高濃度とすることにより、短チヤネル効果が
抑制される。しかもソース、ドレイン近傍にはチャネル
不純物層がないから、ソース、ドレインの接合耐圧が高
く、接合リークが少ない。またチャネル領域のドレイン
近傍表面の電界も小さくなる。これらの結果、ＭＯＳト
ランジスタの信頼性は高いものとなる。また同様の理由
でソース、ドレインの接合容量が小さくなり、ゲート部
の容量も全体として小さくなるから、高速性に優れ、カ
ットオフ特性に優れた、電流駆動能力の大きいＭｏＳト
ランジスタが得られる。
第３図（ａ）〜（Ｑ）は、他の実施例のｎチャネルＭＯ
Ｓトランジスタの製造工程を示す。先の実施例と対応す
る部分には、先の実施例と同一符号を付しである。この
実施例では先の実施例と異なり、予めゲート電極材料膜
を形成した状態でチャネル不純物層形成を行う。即ちま
ず、（ａ）に示すように、ｐ−型３ｉ基板１に１２０人
の熱酸化膜からなるゲート絶縁１！Ｊ２を介してゲート
電極となる多結晶シリコンｌｌ ３を２０００人全面に
堆積し、この上にシリコン窒化１！７（第１のマスク材
料膜）を３０００人形成する。多結晶シリコン！１３に
は、ＰＯＣｆｆｉａガス中で９００℃、２０分の熱処理
により、リン拡散を行う。この後窒化膜７には周知のフ
ォトエツチング法によりゲート領域部に開口１０を形成
する。次いで（ｂ）に示すように全面に例えば３０００
人のシリコン酸化膜８（第２のマスク材料膜）をＣＶＤ
法により堆積し、これを異方性エツチングによりエツチ
ングして、（Ｃ）に示すように開口１ｏの側壁にのみ残
して除去し、ボロンのイオン注入によりチャネル不純物
層としてのｐ型層６をチャネル領域中央部に形成する。
Ｓトランジスタの製造工程を示す。先の実施例と対応す
る部分には、先の実施例と同一符号を付しである。この
実施例では先の実施例と異なり、予めゲート電極材料膜
を形成した状態でチャネル不純物層形成を行う。即ちま
ず、（ａ）に示すように、ｐ−型３ｉ基板１に１２０人
の熱酸化膜からなるゲート絶縁１！Ｊ２を介してゲート
電極となる多結晶シリコンｌｌ ３を２０００人全面に
堆積し、この上にシリコン窒化１！７（第１のマスク材
料膜）を３０００人形成する。多結晶シリコン！１３に
は、ＰＯＣｆｆｉａガス中で９００℃、２０分の熱処理
により、リン拡散を行う。この後窒化膜７には周知のフ
ォトエツチング法によりゲート領域部に開口１０を形成
する。次いで（ｂ）に示すように全面に例えば３０００
人のシリコン酸化膜８（第２のマスク材料膜）をＣＶＤ
法により堆積し、これを異方性エツチングによりエツチ
ングして、（Ｃ）に示すように開口１ｏの側壁にのみ残
して除去し、ボロンのイオン注入によりチャネル不純物
層としてのｐ型層６をチャネル領域中央部に形成する。
このときイオン注入条件は例えば、加速電圧１６０ｋｅ
Ｖ、ドーズ１１Ｘ１０１３ ／１２とする。次いで酸化
ｌｌｌｌ８を除去した後、（ｄ）に示すように全面にフ
ォトレジスト９を塗布する。
Ｖ、ドーズ１１Ｘ１０１３ ／１２とする。次いで酸化
ｌｌｌｌ８を除去した後、（ｄ）に示すように全面にフ
ォトレジスト９を塗布する。
このフォトレジスト９はエッチバックして、（ｅ）に示
すように窒化Ｉ！Ｉ７の開口１０内にのみ残す。
すように窒化Ｉ！Ｉ７の開口１０内にのみ残す。
そして（ｆ）に示すように窒化ｌ１１７をエツチング除
去する。この後フォトレジスト９を用いて多結晶シリコ
ン膜３をエツチングしてゲート電極を形成し、次いでこ
れをマスクとして不純物をイオン注入して、（Ｑ）に示
すようにｎ中型ソース、ドレイン拡散層４，５を形成す
る。
去する。この後フォトレジスト９を用いて多結晶シリコ
ン膜３をエツチングしてゲート電極を形成し、次いでこ
れをマスクとして不純物をイオン注入して、（Ｑ）に示
すようにｎ中型ソース、ドレイン拡散層４，５を形成す
る。
この実施例によっても先の実施例と同様の効果が得られ
る。即ち、チャネル不純物層が先の実施例と同様、チャ
ネル領域中央部に選択的にかつ自己整合的に形成され、
また得られたＭＯＳトランジスタの特性および信頼性は
先の実施例と同様の理由で優れたものとなる。
る。即ち、チャネル不純物層が先の実施例と同様、チャ
ネル領域中央部に選択的にかつ自己整合的に形成され、
また得られたＭＯＳトランジスタの特性および信頼性は
先の実施例と同様の理由で優れたものとなる。
本発明は上記実施例に限られるものではない。
例えば、ゲート電極は多結晶シリコン膜の他、高融点金
属あるいそのシリサイドなどを用いることができる。ま
た第１．第２のマスク材料膜としても、多結晶シリコン
膜や高融点金属膜等、種々の組合わせが考えられる。チ
ャネル不純物層としてチャネル領域中央部に選択的に設
けるものと別に、チャネル領域全体に極く低濃度に不純
物層を形成するようにしてもよい。また本発明は、基板
としてエピタキシャル・ウェーハを用いた場合も有効で
ある。
属あるいそのシリサイドなどを用いることができる。ま
た第１．第２のマスク材料膜としても、多結晶シリコン
膜や高融点金属膜等、種々の組合わせが考えられる。チ
ャネル不純物層としてチャネル領域中央部に選択的に設
けるものと別に、チャネル領域全体に極く低濃度に不純
物層を形成するようにしてもよい。また本発明は、基板
としてエピタキシャル・ウェーハを用いた場合も有効で
ある。
その他本発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果］
以上のように本発明によるＭＯＳトランジスタは、チャ
ネル不純物層がチャネル領域中央部に選択的に形成され
ているため、チャネル領域全体にチャネル不純物層を形
成した場合の種々の問題が解決される。即ち、バンチス
ルーや短チヤネル効果を抑制しながら、しかもソース、
ドレインの接合耐圧低下やリーク増大が防止されて、微
細ＭＯＳトランジスタの信頼性向上が図られる。またチ
ャネル不純物層によるソース、ドレイン接合容量の増大
が抑制され、同時にゲート部の容量も小さくなるため、
優れた特性が得られる。
ネル不純物層がチャネル領域中央部に選択的に形成され
ているため、チャネル領域全体にチャネル不純物層を形
成した場合の種々の問題が解決される。即ち、バンチス
ルーや短チヤネル効果を抑制しながら、しかもソース、
ドレインの接合耐圧低下やリーク増大が防止されて、微
細ＭＯＳトランジスタの信頼性向上が図られる。またチ
ャネル不純物層によるソース、ドレイン接合容量の増大
が抑制され、同時にゲート部の容量も小さくなるため、
優れた特性が得られる。
また本発明の方法によれば、チャネル不純物層はチャネ
ル領域中央部に自己整合的に形成されるから、上述のよ
うな優れた信頼性および特性を持つ微細ＭＯＳトランジ
スタを簡単に得ることができる。
ル領域中央部に自己整合的に形成されるから、上述のよ
うな優れた信頼性および特性を持つ微細ＭＯＳトランジ
スタを簡単に得ることができる。
第１図は本発明の一実施例のＭＯＳ ｔ−ランジスタを
示す図、第２図（ａ）〜（ｅ）はその製造工程を示す図
、第３図（ａ）〜（Ｑ）は他の実施例のＭＯＳトランジ
スタの製造工程を示す図である。 １・・・ｐ−型３を基板、２・・・ゲート絶縁膜、３・
・・多結晶シリコン・ゲート電極、４・・・ｎ＋＋ソー
ス拡散層、５・・・ｎ＋型トドレイン拡散層６・・・ｐ
型層（チャネル不純物層）、７・・・シリコン窒化膜（
第１のマスク材料１１り、８・・・シリコン酸化膜〈第
２のマスク材料膜）、９・・・フォトレジスト、１０・
・・開口。 出願人代理人 弁理士 鈴江武彦 第１ 口 ＬｊｌＪＪ 第２０（１） 第２０（２） 第３ 層（１）
示す図、第２図（ａ）〜（ｅ）はその製造工程を示す図
、第３図（ａ）〜（Ｑ）は他の実施例のＭＯＳトランジ
スタの製造工程を示す図である。 １・・・ｐ−型３を基板、２・・・ゲート絶縁膜、３・
・・多結晶シリコン・ゲート電極、４・・・ｎ＋＋ソー
ス拡散層、５・・・ｎ＋型トドレイン拡散層６・・・ｐ
型層（チャネル不純物層）、７・・・シリコン窒化膜（
第１のマスク材料１１り、８・・・シリコン酸化膜〈第
２のマスク材料膜）、９・・・フォトレジスト、１０・
・・開口。 出願人代理人 弁理士 鈴江武彦 第１ 口 ＬｊｌＪＪ 第２０（１） 第２０（２） 第３ 層（１）
Claims (5)
- （１）半導体基板に互いに離隔して形成された基板と逆
導電型のソース、ドレイン拡散層と、これらソース、ド
レイン拡散層間のチャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極と、前記基板のチャネル領域表
面部にしきい値制御のためにドープされた基板と同導電
型のチャネル不純物層とを有する絶縁ゲート型電界効果
トランジスタにおいて、前記チャネル不純物層が、前記
チャネル領域の前記ソース、ドレイン拡散層側端部を除
く中央部に選択的に形成されていることを特徴とする絶
縁ゲート型電界効果トランジスタ。 - （２）半導体基板に、ゲート形成領域に開口を持つ第１
のマスク材料膜を形成する工程と、前記第１のマスク材
料膜の開口の側壁に選択的に第２のマスク材料膜を形成
する工程と、前記第１および第２のマスク材料膜を耐イ
オン注入マスクとして不純物をイオン注入して基板表面
部に基板と同導電型のチャネル不純物層を形成する工程
と、前記第２のマスク材料膜を除去する工程と、前記第
１のマスク材料膜の開口により寸法が規定されたゲート
電極を形成し、このゲート電極をマスクとして不純物を
ドープして基板と逆導電型のソース、 ドレイン拡散層を形成する工程とを備えたことを特徴と
する絶縁ゲート型電界効果トランジスタの製造方法。 - （３）前記ゲート電極の形成工程は、前記チャネル不純
物層を形成して前記第２のマスク材料膜を除去した後、
前記第１のマスク材料膜の開口部の基板表面にゲート絶
縁膜を形成して全面に多結晶シリコン膜を堆積し、これ
を前記第１のマスク材料膜の開口部にのみ埋込むように
した特許請求の範囲第２項記載の絶縁ゲート型電界効果
トランジスタの製造方法。 - （４）前記ゲート電極の形成工程は、前記第１および第
２のマスク材料膜形成前に予め基板全面にゲート絶縁膜
を介して多結晶シリコン膜を堆積しておき、この多結晶
シリコン膜を通して不純物をイオン注入して前記チャネ
ル不純物層を形成した後、その多結晶シリコン膜を前記
第１のマスク材料膜の開口部で規定された寸法のゲート
電極にパターン形成するようにした特許請求の範囲第２
項記載の絶縁ゲート型電界効果トランジスタの製造方法
。 - （５）前記第１のマスク材料膜はシリコン窒化膜であり
、前記第２のマスク材料膜はシリコン酸化膜である特許
請求の範囲第２項記載の絶縁ゲート型電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7414187A JPS63241965A (ja) | 1987-03-30 | 1987-03-30 | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7414187A JPS63241965A (ja) | 1987-03-30 | 1987-03-30 | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63241965A true JPS63241965A (ja) | 1988-10-07 |
Family
ID=13538601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7414187A Pending JPS63241965A (ja) | 1987-03-30 | 1987-03-30 | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241965A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210437A (en) * | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| JPH06204469A (ja) * | 1991-05-15 | 1994-07-22 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
-
1987
- 1987-03-30 JP JP7414187A patent/JPS63241965A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210437A (en) * | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| JPH06204469A (ja) * | 1991-05-15 | 1994-07-22 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| EP1054450A3 (en) * | 1999-05-18 | 2001-02-07 | Hiroshima University | MOSFET semiconductor device with highly doped barrier region |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
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