JPH11274491A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11274491A JPH11274491A JP10092630A JP9263098A JPH11274491A JP H11274491 A JPH11274491 A JP H11274491A JP 10092630 A JP10092630 A JP 10092630A JP 9263098 A JP9263098 A JP 9263098A JP H11274491 A JPH11274491 A JP H11274491A
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Abstract
(57)【要約】
【課題】 半導体装置において、アライメント精度を緩
和して電極構造の形成位置に多少ずれが生じた場合で
も、高いサブスレシュホールド特性を保ち、電極構造の
空乏容量を抑えてジャンクションリーク電流を低下させ
る。 【解決手段】 基板１上のシリコン酸化膜２１にウェッ
トエッチングを施す。このとき、シリコン酸化膜２１は
等方的にエッチングされ、エッチング時間等の条件を調
節することにより、前記所定幅の帯状となる中央部位２
２ａが最も厚く、幅方向へ離れるにつれて徐々に薄くな
って略一定膜厚となる形状のマスク２２が形成される。
このマスク２２を用いて基板１にイオン注入し、マスク
２２の形状に倣ったウェル３を形成する。
和して電極構造の形成位置に多少ずれが生じた場合で
も、高いサブスレシュホールド特性を保ち、電極構造の
空乏容量を抑えてジャンクションリーク電流を低下させ
る。 【解決手段】 基板１上のシリコン酸化膜２１にウェッ
トエッチングを施す。このとき、シリコン酸化膜２１は
等方的にエッチングされ、エッチング時間等の条件を調
節することにより、前記所定幅の帯状となる中央部位２
２ａが最も厚く、幅方向へ離れるにつれて徐々に薄くな
って略一定膜厚となる形状のマスク２２が形成される。
このマスク２２を用いて基板１にイオン注入し、マスク
２２の形状に倣ったウェル３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体基板に形成されたウェルにゲート電極構
造及びソース／ドレインを有するＭＯＳトランジスタに
適用して好適である。
し、特に半導体基板に形成されたウェルにゲート電極構
造及びソース／ドレインを有するＭＯＳトランジスタに
適用して好適である。
【０００２】
【従来の技術】従来において、半導体基板上の素子分離
構造に包囲されて形成された素子活性領域に、トランジ
スタ素子が形成されてなる半導体装置（ＭＯＳトランジ
スタ）の一例を図５に示す。
構造に包囲されて形成された素子活性領域に、トランジ
スタ素子が形成されてなる半導体装置（ＭＯＳトランジ
スタ）の一例を図５に示す。
【０００３】このようなＭＯＳトランジスタ、例えばＰ
ＭＯＳトランジスタを製造するには、先ず図５（ａ）に
示すように、後の熱拡散処理による外方拡散（アウトデ
ィフュージョン）を防止する目的で、例えばｐ型のシリ
コン半導体基板１０１上にパッド酸化膜１０２を熱酸化
により形成する。続いて、このパッド酸化膜１０２を介
してシリコン半導体基板１０１内に不純物、例えばｎ型
不純物であるリン（Ｐ）をイオン注入してｎ型接合領域
１１１を形成する。そして、図５（ｂ）に示すように、
シリコン半導体基板１０１をアニール処理してｎ型接合
領域１１１を活性化させ、ｎ型ウェル１０３を形成す
る。
ＭＯＳトランジスタを製造するには、先ず図５（ａ）に
示すように、後の熱拡散処理による外方拡散（アウトデ
ィフュージョン）を防止する目的で、例えばｐ型のシリ
コン半導体基板１０１上にパッド酸化膜１０２を熱酸化
により形成する。続いて、このパッド酸化膜１０２を介
してシリコン半導体基板１０１内に不純物、例えばｎ型
不純物であるリン（Ｐ）をイオン注入してｎ型接合領域
１１１を形成する。そして、図５（ｂ）に示すように、
シリコン半導体基板１０１をアニール処理してｎ型接合
領域１１１を活性化させ、ｎ型ウェル１０３を形成す
る。
【０００４】続いて、パッド酸化膜１０２を除去した
後、シリコン半導体基板１０１上で素子活性領域を画定
する。具体的には、シリコン半導体基板１０１に再び熱
酸化を施してパッド酸化膜１０４を形成し、次に図５
（ｃ）に示すように、パッド酸化膜１０４上にシリコン
窒化膜１０５を堆積する。次いで、このシリコン窒化膜
１０５をパターニングし、素子活性領域となる部分のみ
に残す。そして、図５（ｄ）に示すように、シリコン窒
化膜１０５をマスクとし、選択酸化法であるＬＯＣＯＳ
法により、シリコン半導体基板１０１上に素子分離構造
であるフィールド酸化膜１０６を膜厚５０００Å程度に
形成し、素子活性領域１０７を画定する。
後、シリコン半導体基板１０１上で素子活性領域を画定
する。具体的には、シリコン半導体基板１０１に再び熱
酸化を施してパッド酸化膜１０４を形成し、次に図５
（ｃ）に示すように、パッド酸化膜１０４上にシリコン
窒化膜１０５を堆積する。次いで、このシリコン窒化膜
１０５をパターニングし、素子活性領域となる部分のみ
に残す。そして、図５（ｄ）に示すように、シリコン窒
化膜１０５をマスクとし、選択酸化法であるＬＯＣＯＳ
法により、シリコン半導体基板１０１上に素子分離構造
であるフィールド酸化膜１０６を膜厚５０００Å程度に
形成し、素子活性領域１０７を画定する。
【０００５】続いて、シリコン窒化膜１０５及びパッド
酸化膜１０４を除去し、図５（ｅ）に示すように、素子
活性領域１０７の表面に再び熱酸化を施して、ゲート絶
縁膜１０８となるシリコン酸化膜を形成し、シリコン半
導体基板１０１の全面にＣＶＤ法により多結晶シリコン
膜を堆積させる。次いで、多結晶シリコン膜上にフォト
レジストを塗布し、フォトリソグラフィーを行い、レジ
ストパターンを形成した後、レジストパターンをマスク
としてシリコン酸化膜及び多結晶シリコン膜にドライエ
ッチングを施して、ゲート酸化膜１０８及びゲート電極
１０９を形成する。
酸化膜１０４を除去し、図５（ｅ）に示すように、素子
活性領域１０７の表面に再び熱酸化を施して、ゲート絶
縁膜１０８となるシリコン酸化膜を形成し、シリコン半
導体基板１０１の全面にＣＶＤ法により多結晶シリコン
膜を堆積させる。次いで、多結晶シリコン膜上にフォト
レジストを塗布し、フォトリソグラフィーを行い、レジ
ストパターンを形成した後、レジストパターンをマスク
としてシリコン酸化膜及び多結晶シリコン膜にドライエ
ッチングを施して、ゲート酸化膜１０８及びゲート電極
１０９を形成する。
【０００６】しかる後、ゲート電極１０９及びフィール
ド酸化膜１０６をマスクとして、当該ゲート電極１０９
の両側のｎ型ウェル１０３内にｐ型不純物、例えばホウ
素（Ｂ）を高濃度にイオン注入し、アニール処理を施す
ことにより、ソース／ドレインとして機能する一対の不
純物拡散層１１０を形成し、ＰＭＯＳトランジスタの主
構成を完成させる。
ド酸化膜１０６をマスクとして、当該ゲート電極１０９
の両側のｎ型ウェル１０３内にｐ型不純物、例えばホウ
素（Ｂ）を高濃度にイオン注入し、アニール処理を施す
ことにより、ソース／ドレインとして機能する一対の不
純物拡散層１１０を形成し、ＰＭＯＳトランジスタの主
構成を完成させる。
【０００７】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタにおいては、半導体基板に形成されたウェル、例え
ば図５（ｅ）のようにｎ型ウェル１０３が略一様に同一
深さとされている。ところがこの場合、ゲート電極１０
９の直下における空乏容量が大きく、ジャンクションリ
ーク電流の増大化を招くため、更なる低電圧化が必要と
なる。この問題に対処する一例が特開平７−１８３５１
４号公報に開示されている。この手法においては、例え
ば図６に示すように、シリコン半導体基板１０１のゲー
ト電極形成領域にレジストパターンを形成し、これをマ
スクとしてシリコン半導体基板１０１にイオン注入し、
ウェル１１２を形成する。このウェル１１２は、図示の
如くゲート電極形成領域の直下で浅く、それ以外の部位
で深くなる形状に形成されており、空乏容量を抑えてジ
ャンクションリーク電流を低下させることが可能とな
る。
スタにおいては、半導体基板に形成されたウェル、例え
ば図５（ｅ）のようにｎ型ウェル１０３が略一様に同一
深さとされている。ところがこの場合、ゲート電極１０
９の直下における空乏容量が大きく、ジャンクションリ
ーク電流の増大化を招くため、更なる低電圧化が必要と
なる。この問題に対処する一例が特開平７−１８３５１
４号公報に開示されている。この手法においては、例え
ば図６に示すように、シリコン半導体基板１０１のゲー
ト電極形成領域にレジストパターンを形成し、これをマ
スクとしてシリコン半導体基板１０１にイオン注入し、
ウェル１１２を形成する。このウェル１１２は、図示の
如くゲート電極形成領域の直下で浅く、それ以外の部位
で深くなる形状に形成されており、空乏容量を抑えてジ
ャンクションリーク電流を低下させることが可能とな
る。
【０００８】しかしながら、特開平７−１８３５１４号
公報に開示された技術の場合、ウェル１１１を形成した
後にゲート電極１０９を前記形成領域に形成する際に、
高精度のアライメントが必要となる。従って、例えば図
７に示すように、若干の合わせずれが生じた場合、ゲー
ト電極１０９の直下にはウェル１１２の浅い部位から深
い部位へ変化する急峻な境界部位が存在し、サブスレシ
ュホールド特性が劣化するという重大な問題が惹起され
る。
公報に開示された技術の場合、ウェル１１１を形成した
後にゲート電極１０９を前記形成領域に形成する際に、
高精度のアライメントが必要となる。従って、例えば図
７に示すように、若干の合わせずれが生じた場合、ゲー
ト電極１０９の直下にはウェル１１２の浅い部位から深
い部位へ変化する急峻な境界部位が存在し、サブスレシ
ュホールド特性が劣化するという重大な問題が惹起され
る。
【０００９】そこで、本発明の目的は、アライメント精
度を緩和して電極構造の形成位置に多少ずれが生じた場
合でも、高いサブスレシュホールド特性を保ち、電極構
造の空乏容量を抑えてジャンクションリーク電流を低下
させる信頼性の高い半導体装置及びその製造方法を提供
することである。
度を緩和して電極構造の形成位置に多少ずれが生じた場
合でも、高いサブスレシュホールド特性を保ち、電極構
造の空乏容量を抑えてジャンクションリーク電流を低下
させる信頼性の高い半導体装置及びその製造方法を提供
することである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に画定された素子活性領域上を横切るよう
に帯状の電極構造と、前記電極構造の両側の前記素子活
性領域に一対の不純物拡散層とを備えてなる半導体装置
であって、前記各不純物拡散層を含む前記半導体基板の
表層に、当該不純物拡散層と逆導電型のウェル領域を有
しており、前記ウェル領域は、前記電極構造の下方に最
も浅い部位を有し、当該浅い部位から前記各不純物拡散
層の下方へ向かうにつれて徐々に深くなる形状に形成さ
れている。
半導体基板上に画定された素子活性領域上を横切るよう
に帯状の電極構造と、前記電極構造の両側の前記素子活
性領域に一対の不純物拡散層とを備えてなる半導体装置
であって、前記各不純物拡散層を含む前記半導体基板の
表層に、当該不純物拡散層と逆導電型のウェル領域を有
しており、前記ウェル領域は、前記電極構造の下方に最
も浅い部位を有し、当該浅い部位から前記各不純物拡散
層の下方へ向かうにつれて徐々に深くなる形状に形成さ
れている。
【００１１】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を堆積する第１の工程と、前記絶縁膜を
加工し、所定幅の帯状となる中央部位が最も厚く、幅方
向へ離れるにつれて徐々に薄くなって略一定膜厚となる
形状のマスクを形成する第２の工程と、前記半導体基板
に対して、前記マスクの前記中央部位を通過して前記半
導体基板内の所定部位に不純物が達する条件で前記不純
物を導入し、前記中央部位の下方に最も浅い部位を有し
当該部位から離れるにつれて徐々に深くなる形状のウェ
ル領域を前記半導体基板の表層に形成する第３の工程と
を有する。
基板上に絶縁膜を堆積する第１の工程と、前記絶縁膜を
加工し、所定幅の帯状となる中央部位が最も厚く、幅方
向へ離れるにつれて徐々に薄くなって略一定膜厚となる
形状のマスクを形成する第２の工程と、前記半導体基板
に対して、前記マスクの前記中央部位を通過して前記半
導体基板内の所定部位に不純物が達する条件で前記不純
物を導入し、前記中央部位の下方に最も浅い部位を有し
当該部位から離れるにつれて徐々に深くなる形状のウェ
ル領域を前記半導体基板の表層に形成する第３の工程と
を有する。
【００１２】本発明の半導体装置の製造方法は、半導体
基板上に画定された素子活性領域上を横切るように帯状
の電極構造と、前記電極構造の両側の前記素子活性領域
に一対の不純物拡散層とを備えてなる半導体装置の製造
方法であって、半導体基板上に絶縁膜を堆積する第１の
工程と、前記絶縁膜を加工し、前記電極構造以上の所定
幅の帯状となる中央部位が最も厚く、幅方向へ離れるに
つれて徐々に薄くなって略一定膜厚となる形状のマスク
を形成する第２の工程と、前記半導体基板に対して、前
記マスクの前記中央部位を通過して前記半導体基板内の
所定部位に不純物が達する条件で前記不純物を導入し、
前記中央部位の下方に最も浅い部位を有し当該部位から
離れるにつれて徐々に深くなる形状のウェル領域を前記
半導体基板の表層に形成する第３の工程と、前記マスク
を除去した後、前記ウェル領域の前記最も浅い部位を含
む前記素子活性領域を囲む素子分離構造を形成する第４
の工程と、前記ウェル領域の前記最も浅い部位の上に相
当する前記半導体基板上に、前記電極構造を形成する第
５の工程と、前記電極構造の両側における前記ウェル領
域内に当該ウェル領域と逆導電型の不純物を導入し、前
記一対の不純物拡散層を形成する第６の工程とを有す
る。
基板上に画定された素子活性領域上を横切るように帯状
の電極構造と、前記電極構造の両側の前記素子活性領域
に一対の不純物拡散層とを備えてなる半導体装置の製造
方法であって、半導体基板上に絶縁膜を堆積する第１の
工程と、前記絶縁膜を加工し、前記電極構造以上の所定
幅の帯状となる中央部位が最も厚く、幅方向へ離れるに
つれて徐々に薄くなって略一定膜厚となる形状のマスク
を形成する第２の工程と、前記半導体基板に対して、前
記マスクの前記中央部位を通過して前記半導体基板内の
所定部位に不純物が達する条件で前記不純物を導入し、
前記中央部位の下方に最も浅い部位を有し当該部位から
離れるにつれて徐々に深くなる形状のウェル領域を前記
半導体基板の表層に形成する第３の工程と、前記マスク
を除去した後、前記ウェル領域の前記最も浅い部位を含
む前記素子活性領域を囲む素子分離構造を形成する第４
の工程と、前記ウェル領域の前記最も浅い部位の上に相
当する前記半導体基板上に、前記電極構造を形成する第
５の工程と、前記電極構造の両側における前記ウェル領
域内に当該ウェル領域と逆導電型の不純物を導入し、前
記一対の不純物拡散層を形成する第６の工程とを有す
る。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を堆積する第１の工程と、前記第
１の絶縁膜を加工し、所定幅であり中央部位が最も厚く
幅方向へ離れるにつれて徐々に薄くなる帯状に残るよう
に前記第１の絶縁膜を除去する第２の工程と、露出した
前記半導体基板の表面に残存した前記第１の絶縁膜と接
続されるように前記第１の絶縁膜の中央部位より薄い第
２の絶縁膜を形成し、前記第１及び第２の絶縁膜からな
るマスクを形成する第３の工程と、前記半導体基板に対
して、前記マスクを通過して前記半導体基板内の所定部
位に不純物が達する条件で前記不純物を導入し、前記中
央部位の下方に最も浅い部位を有し当該部位から離れる
につれて徐々に深くなる形状のウェル領域を前記半導体
基板の表層に形成する第４の工程とを有する。
基板上に第１の絶縁膜を堆積する第１の工程と、前記第
１の絶縁膜を加工し、所定幅であり中央部位が最も厚く
幅方向へ離れるにつれて徐々に薄くなる帯状に残るよう
に前記第１の絶縁膜を除去する第２の工程と、露出した
前記半導体基板の表面に残存した前記第１の絶縁膜と接
続されるように前記第１の絶縁膜の中央部位より薄い第
２の絶縁膜を形成し、前記第１及び第２の絶縁膜からな
るマスクを形成する第３の工程と、前記半導体基板に対
して、前記マスクを通過して前記半導体基板内の所定部
位に不純物が達する条件で前記不純物を導入し、前記中
央部位の下方に最も浅い部位を有し当該部位から離れる
につれて徐々に深くなる形状のウェル領域を前記半導体
基板の表層に形成する第４の工程とを有する。
【００１４】本発明の半導体装置の製造方法は、半導体
基板上に画定された素子活性領域上を横切るように帯状
の電極構造と、前記電極構造の両側の前記素子活性領域
に一対の不純物拡散層とを備えてなる半導体装置の製造
方法であって、半導体基板上に第１の絶縁膜を堆積する
第１の工程と、前記第１の絶縁膜を加工し、前記電極構
造以上の所定幅であり中央部位が最も厚く幅方向へ離れ
るにつれて徐々に薄くなる帯状に残るように前記第１の
絶縁膜を除去する第２の工程と、露出した前記半導体基
板の表面に残存した前記第１の絶縁膜と接続されるよう
に前記第１の絶縁膜の中央部位より薄い第２の絶縁膜を
形成し、前記第１及び第２の絶縁膜からなるマスクを形
成する第３の工程と、前記半導体基板の全面に対して、
前記マスクを通過して前記半導体基板内の所定部位に不
純物が達する条件で前記不純物を導入し、前記マスクの
前記中央部位の下方に最も浅い部位を有し当該部位から
離れるにつれて徐々に深くなる形状のウェル領域を前記
半導体基板の表層に形成する第４の工程と、前記マスク
を除去した後、前記ウェル領域の前記最も浅い部位を含
む前記素子活性領域を囲む素子分離構造を形成する第５
の工程と、前記ウェル領域の前記最も浅い部位の上に相
当する前記半導体基板上に、前記電極構造を形成する第
６の工程と、前記電極構造の両側における前記ウェル領
域内に当該ウェル領域と逆導電型の不純物を導入し、前
記一対の不純物拡散層を形成する第７の工程とを有す
る。
基板上に画定された素子活性領域上を横切るように帯状
の電極構造と、前記電極構造の両側の前記素子活性領域
に一対の不純物拡散層とを備えてなる半導体装置の製造
方法であって、半導体基板上に第１の絶縁膜を堆積する
第１の工程と、前記第１の絶縁膜を加工し、前記電極構
造以上の所定幅であり中央部位が最も厚く幅方向へ離れ
るにつれて徐々に薄くなる帯状に残るように前記第１の
絶縁膜を除去する第２の工程と、露出した前記半導体基
板の表面に残存した前記第１の絶縁膜と接続されるよう
に前記第１の絶縁膜の中央部位より薄い第２の絶縁膜を
形成し、前記第１及び第２の絶縁膜からなるマスクを形
成する第３の工程と、前記半導体基板の全面に対して、
前記マスクを通過して前記半導体基板内の所定部位に不
純物が達する条件で前記不純物を導入し、前記マスクの
前記中央部位の下方に最も浅い部位を有し当該部位から
離れるにつれて徐々に深くなる形状のウェル領域を前記
半導体基板の表層に形成する第４の工程と、前記マスク
を除去した後、前記ウェル領域の前記最も浅い部位を含
む前記素子活性領域を囲む素子分離構造を形成する第５
の工程と、前記ウェル領域の前記最も浅い部位の上に相
当する前記半導体基板上に、前記電極構造を形成する第
６の工程と、前記電極構造の両側における前記ウェル領
域内に当該ウェル領域と逆導電型の不純物を導入し、前
記一対の不純物拡散層を形成する第７の工程とを有す
る。
【００１５】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記絶縁膜の前
記中央部位に相当する箇所にレジストパターンを形成
し、前記絶縁膜をウェットエッチングすることで前記マ
スクを形成する。
においては、前記第２の工程において、前記絶縁膜の前
記中央部位に相当する箇所にレジストパターンを形成
し、前記絶縁膜をウェットエッチングすることで前記マ
スクを形成する。
【００１６】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記第１の絶縁
膜の前記中央部位に相当する箇所にレジストパターンを
形成し、前記第１の絶縁膜を等方性エッチングすること
で前記第１の絶縁膜を加工する。
においては、前記第２の工程において、前記第１の絶縁
膜の前記中央部位に相当する箇所にレジストパターンを
形成し、前記第１の絶縁膜を等方性エッチングすること
で前記第１の絶縁膜を加工する。
【００１７】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記半導体基板
の表面を熱酸化することで前記第２の絶縁膜を形成す
る。
においては、前記第３の工程において、前記半導体基板
の表面を熱酸化することで前記第２の絶縁膜を形成す
る。
【００１８】
【作用】本発明の半導体装置においては、ウェル領域
が、電極構造の下方に最も浅い部位を有し、当該浅い部
位から各不純物拡散層の下方へ向かうにつれて徐々に深
くなる形状に形成されている。従って、電極構造がその
理想的な形成部位から若干ずれて形成されている場合で
も、その直下にはウェル領域の浅い部位と深い部位との
境界部分の一部が存するものの、この境界部位では浅い
部位から深い部位へ緩やかに変化しているため、電極構
造の直下に存するウェル領域は、深さが極端に変化する
箇所がなく、全体的にほぼ浅い部位であると評価でき
る。
が、電極構造の下方に最も浅い部位を有し、当該浅い部
位から各不純物拡散層の下方へ向かうにつれて徐々に深
くなる形状に形成されている。従って、電極構造がその
理想的な形成部位から若干ずれて形成されている場合で
も、その直下にはウェル領域の浅い部位と深い部位との
境界部分の一部が存するものの、この境界部位では浅い
部位から深い部位へ緩やかに変化しているため、電極構
造の直下に存するウェル領域は、深さが極端に変化する
箇所がなく、全体的にほぼ浅い部位であると評価でき
る。
【００１９】本発明の半導体装置の製造方法において
は、半導体基板にウェル領域を形成する際に、電極構造
以上の所定幅の帯状となる中央部位が最も厚く、幅方向
へ離れるにつれて徐々に薄くなって略一定膜厚となる形
状のマスクを半導体基板上に形成し、このマスクを用い
て半導体基板内に不純物を導入する。このとき、マスク
の形状に倣った深さに不純物が導入され、電極構造の形
成部位である前記中央部位が最も浅く、当該浅い部位か
ら各不純物拡散層の下方へ向かうにつれて徐々に深くな
る形状にウェル領域が形成される。従って、後工程で電
極構造を形成する際に、電極構造がその理想的な形成部
位から若干ずれて形成された場合でも、その直下にはウ
ェル領域の浅い部位と深い部位との境界部分の一部が存
するものの、この境界部位では浅い部位から深い部位へ
緩やかに変化しているため、電極構造はウェル領域の全
体的にほぼ浅い部位であると評価できる部位に形成され
ることになる。
は、半導体基板にウェル領域を形成する際に、電極構造
以上の所定幅の帯状となる中央部位が最も厚く、幅方向
へ離れるにつれて徐々に薄くなって略一定膜厚となる形
状のマスクを半導体基板上に形成し、このマスクを用い
て半導体基板内に不純物を導入する。このとき、マスク
の形状に倣った深さに不純物が導入され、電極構造の形
成部位である前記中央部位が最も浅く、当該浅い部位か
ら各不純物拡散層の下方へ向かうにつれて徐々に深くな
る形状にウェル領域が形成される。従って、後工程で電
極構造を形成する際に、電極構造がその理想的な形成部
位から若干ずれて形成された場合でも、その直下にはウ
ェル領域の浅い部位と深い部位との境界部分の一部が存
するものの、この境界部位では浅い部位から深い部位へ
緩やかに変化しているため、電極構造はウェル領域の全
体的にほぼ浅い部位であると評価できる部位に形成され
ることになる。
【００２０】
【発明の実施の形態】以下、図面を参照して、本発明の
半導体装置をＭＯＳトランジスタに適用した実施形態に
ついて詳細に説明する。
半導体装置をＭＯＳトランジスタに適用した実施形態に
ついて詳細に説明する。
【００２１】本実施形態においては、ＭＯＳトランジス
タの構成をその製造方法と共に説明する。図１及び図２
は、このＭＯＳトランジスタの主要部分をその工程順に
示す概略断面図である。
タの構成をその製造方法と共に説明する。図１及び図２
は、このＭＯＳトランジスタの主要部分をその工程順に
示す概略断面図である。
【００２２】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１上に、例えば水素を燃焼させ
て水を生成し酸化させるいわゆるパイロジェニック法に
より膜厚１０００Å程度のシリコン酸化膜２１を形成す
る。
型のシリコン半導体基板１上に、例えば水素を燃焼させ
て水を生成し酸化させるいわゆるパイロジェニック法に
より膜厚１０００Å程度のシリコン酸化膜２１を形成す
る。
【００２３】続いて、シリコン酸化膜２１上にフォトレ
ジストを塗布し、フォトリソグラフィーによりフォトレ
ジストを加工し、レジストパターンを形成する。具体的
には、所定幅となる帯状にレジストパターンを形成す
る。そして、図１（ｂ）に示すように、このレジストパ
ターンをマスクとして、フッ酸やフッ化アンモニウム等
のフッ酸系薬液を用いてシリコン酸化膜２１にウェット
エッチングを施す。このとき、シリコン酸化膜２１は等
方的にエッチングされ、エッチング時間等の条件を調節
することにより、所定幅の帯状となる中央部位２２ａが
最も厚く、幅方向へ離れるにつれて徐々に薄くなって
（この滑らかなテーパ部位を２２ｂとする。）ほぼ一定
膜厚となる形状のマスク２２が形成される。ここで、マ
スク２２の中央部位２２ａの幅寸法ａは、ゲート電極構
造の幅寸法ｂ以上で、しかもそれらの差異がゲート電極
構造の形成時におけるアライメントずれ量（３σ値）以
下とすることが好適である。なお、シリコン酸化膜２１
を形成する代わりに、シリコン窒化膜を形成して上述と
同様の形状にマスクを形成してもよい。但しこの場合、
シリコン窒化膜は、後述のイオン注入深さＲｐが浅いた
め、加速電圧を適正化することが必要である。また、ウ
ェットエッチングの代わりに、ケミカルドライエッチン
グによりシリコン酸化膜２１を等方的にエッチングして
もよい。
ジストを塗布し、フォトリソグラフィーによりフォトレ
ジストを加工し、レジストパターンを形成する。具体的
には、所定幅となる帯状にレジストパターンを形成す
る。そして、図１（ｂ）に示すように、このレジストパ
ターンをマスクとして、フッ酸やフッ化アンモニウム等
のフッ酸系薬液を用いてシリコン酸化膜２１にウェット
エッチングを施す。このとき、シリコン酸化膜２１は等
方的にエッチングされ、エッチング時間等の条件を調節
することにより、所定幅の帯状となる中央部位２２ａが
最も厚く、幅方向へ離れるにつれて徐々に薄くなって
（この滑らかなテーパ部位を２２ｂとする。）ほぼ一定
膜厚となる形状のマスク２２が形成される。ここで、マ
スク２２の中央部位２２ａの幅寸法ａは、ゲート電極構
造の幅寸法ｂ以上で、しかもそれらの差異がゲート電極
構造の形成時におけるアライメントずれ量（３σ値）以
下とすることが好適である。なお、シリコン酸化膜２１
を形成する代わりに、シリコン窒化膜を形成して上述と
同様の形状にマスクを形成してもよい。但しこの場合、
シリコン窒化膜は、後述のイオン注入深さＲｐが浅いた
め、加速電圧を適正化することが必要である。また、ウ
ェットエッチングの代わりに、ケミカルドライエッチン
グによりシリコン酸化膜２１を等方的にエッチングして
もよい。
【００２４】続いて、図１（ｃ）に示すように、マスク
２２を介したシリコン半導体基板１内にｎ型不純物、こ
こではリン（Ｐ）をイオン注入する。具体的には、マス
ク２２の中央部位２２ａを通過してシリコン半導体基板
１内の所定部位にＰイオンが達する条件、例えば加速電
圧が１２５ＫｅＶ、ドーズ量が１．５×１０13／ｃｍ2
で当該Ｐイオンを注入する。このとき、マスク２２の形
状に倣った深さにＰイオンが導入され、シリコン半導体
基板１において、中央部位２２ａに相当する部分が最も
浅く、テーパ部位２２ｂに倣い当該浅い部位から離間す
るにつれて徐々に深くなって略一定深さとなる形状にｎ
型接合領域２が形成される。
２２を介したシリコン半導体基板１内にｎ型不純物、こ
こではリン（Ｐ）をイオン注入する。具体的には、マス
ク２２の中央部位２２ａを通過してシリコン半導体基板
１内の所定部位にＰイオンが達する条件、例えば加速電
圧が１２５ＫｅＶ、ドーズ量が１．５×１０13／ｃｍ2
で当該Ｐイオンを注入する。このとき、マスク２２の形
状に倣った深さにＰイオンが導入され、シリコン半導体
基板１において、中央部位２２ａに相当する部分が最も
浅く、テーパ部位２２ｂに倣い当該浅い部位から離間す
るにつれて徐々に深くなって略一定深さとなる形状にｎ
型接合領域２が形成される。
【００２５】続いて、図１（ｄ）に示すように、シリコ
ン半導体基板１にアニール処理を施す。具体的には、温
度１２００℃、０．０２％のＯ2 を含むＮ2 雰囲気にて
６時間の熱処理を行う。このとき、ｎ型接合領域２が活
性化し、ｎ型ウェル２ａが形成される。
ン半導体基板１にアニール処理を施す。具体的には、温
度１２００℃、０．０２％のＯ2 を含むＮ2 雰囲気にて
６時間の熱処理を行う。このとき、ｎ型接合領域２が活
性化し、ｎ型ウェル２ａが形成される。
【００２６】続いて、いわゆるＬＯＣＯＳ法により、シ
リコン半導体基板１上に素子分離構造としてフィールド
酸化膜３を形成し、これにより素子活性領域１１を画定
する。具体的には、図２（ａ）に示すように、シリコン
半導体基板１の表面に熱酸化、或いはパイロジェニック
法によりパッド酸化膜２３を形成した後、このパッド酸
化膜２３上にＣＶＤ法によりシリコン窒化膜２４を堆積
させ、シリコン窒化膜２４にフォトリソグラフィー及び
それに続くドライエッチングを施して、素子活性領域を
形成する部位のみにシリコン窒化膜２４を残し、即ちシ
リコン半導体基板１の表面の素子分離領域となる部位を
露出させる。次いで、図２（ｂ）に示すように、シリコ
ン窒化膜２４をマスクとして露出した素子分離領域に熱
酸化を施し、膜厚５０００Å程度のフィールド酸化膜３
を形成する。
リコン半導体基板１上に素子分離構造としてフィールド
酸化膜３を形成し、これにより素子活性領域１１を画定
する。具体的には、図２（ａ）に示すように、シリコン
半導体基板１の表面に熱酸化、或いはパイロジェニック
法によりパッド酸化膜２３を形成した後、このパッド酸
化膜２３上にＣＶＤ法によりシリコン窒化膜２４を堆積
させ、シリコン窒化膜２４にフォトリソグラフィー及び
それに続くドライエッチングを施して、素子活性領域を
形成する部位のみにシリコン窒化膜２４を残し、即ちシ
リコン半導体基板１の表面の素子分離領域となる部位を
露出させる。次いで、図２（ｂ）に示すように、シリコ
ン窒化膜２４をマスクとして露出した素子分離領域に熱
酸化を施し、膜厚５０００Å程度のフィールド酸化膜３
を形成する。
【００２７】なお、素子分離構造としては、フィールド
酸化膜３に限定させず、このフィールド酸化膜３の代わ
りに、素子分離領域に例えば薄いシリコン酸化膜を介し
て導電膜であるシールドプレート電極をパターン形成
し、シールドプレート電極を所定電位に固定することで
下層の素子分離領域を当該所定電位に固定して素子分離
を行う、いわゆるフィールドシールド素子分離構造を形
成してもよい。
酸化膜３に限定させず、このフィールド酸化膜３の代わ
りに、素子分離領域に例えば薄いシリコン酸化膜を介し
て導電膜であるシールドプレート電極をパターン形成
し、シールドプレート電極を所定電位に固定することで
下層の素子分離領域を当該所定電位に固定して素子分離
を行う、いわゆるフィールドシールド素子分離構造を形
成してもよい。
【００２８】続いて、シリコン窒化膜２４及びパッド酸
化膜２３を除去した後、図２（ｃ）に示すように、シリ
コン半導体基板１に熱酸化を施して膜厚１５０Å程度の
薄いゲート酸化膜４を形成する。次いで、ゲート酸化膜
４上に多結晶シリコン膜を形成した後、多結晶シリコン
膜及びゲート酸化膜４にフォトリソグラフィー及びそれ
に続くドライエッチングを施してパターニングし、ゲー
ト電極形成領域、ここでは先工程で除去されたマスク２
２の中央部位２２ａに対応するｎ型ウェル２ａの浅い部
位の上に相当する領域において、ゲート酸化膜４上に多
結晶シリコン膜からなる幅寸法ｂのゲート電極５を形成
する。このとき、ゲート酸化膜４及びゲート電極５から
ゲート電極構造６が構成される。
化膜２３を除去した後、図２（ｃ）に示すように、シリ
コン半導体基板１に熱酸化を施して膜厚１５０Å程度の
薄いゲート酸化膜４を形成する。次いで、ゲート酸化膜
４上に多結晶シリコン膜を形成した後、多結晶シリコン
膜及びゲート酸化膜４にフォトリソグラフィー及びそれ
に続くドライエッチングを施してパターニングし、ゲー
ト電極形成領域、ここでは先工程で除去されたマスク２
２の中央部位２２ａに対応するｎ型ウェル２ａの浅い部
位の上に相当する領域において、ゲート酸化膜４上に多
結晶シリコン膜からなる幅寸法ｂのゲート電極５を形成
する。このとき、ゲート酸化膜４及びゲート電極５から
ゲート電極構造６が構成される。
【００２９】続いて、図２（ｄ）に示すように、ゲート
電極構造６及びフィールド酸化膜３をマスクとして、ゲ
ート電極５の両側における素子活性領域１１のｎ型ウェ
ル２ａ内にｐ型不純物、ここではホウ素（Ｂ）を加速電
圧が３５ｋｅＶ程度、ドーズ量が５．０×１０15／ｃｍ
2 程度の条件でイオン注入し、その後、シリコン半導体
基板１にアニール処理を施すことにより、導入されたＢ
イオンを活性化させ、ソース／ドレインとして機能する
一対のｐ型不純物拡散層７をｎ型ウェル２ａ内にそれぞ
れ形成する。
電極構造６及びフィールド酸化膜３をマスクとして、ゲ
ート電極５の両側における素子活性領域１１のｎ型ウェ
ル２ａ内にｐ型不純物、ここではホウ素（Ｂ）を加速電
圧が３５ｋｅＶ程度、ドーズ量が５．０×１０15／ｃｍ
2 程度の条件でイオン注入し、その後、シリコン半導体
基板１にアニール処理を施すことにより、導入されたＢ
イオンを活性化させ、ソース／ドレインとして機能する
一対のｐ型不純物拡散層７をｎ型ウェル２ａ内にそれぞ
れ形成する。
【００３０】しかる後、図示は省略するが、層間絶縁膜
やコンタクト孔及び配線層等の形成工程を経て、ＭＯＳ
トランジスタを完成させる。
やコンタクト孔及び配線層等の形成工程を経て、ＭＯＳ
トランジスタを完成させる。
【００３１】本実施形態においては、上述したように、
シリコン半導体基板１にｎ型ウェル２ａを形成する際
に、ゲート電極構造６以上の所定幅の帯状となる中央部
位２２ａが最も厚く、幅方向へ離れるにつれて徐々に薄
くなってほぼ一定膜厚となる形状のマスク２２をシリコ
ン半導体基板１上に形成し、このマスク２２を用いてシ
リコン半導体基板１内にｎ型不純物を導入する。このと
き、マスク２２の形状に倣った深さにｎ型不純物が導入
され、ゲート電極構造６の形成部位である中央部位２２
ａが最も浅く、当該浅い部位から各不純物拡散層７の下
方へ向かうにつれて徐々に深くなってほぼ一定深さとな
る形状にｎ型ウェル２ａが形成される。従って、後工程
でゲート電極構造６を形成する際に、例えば図３に示す
ように、ゲート電極構造６がその理想的な形成部位から
若干ずれて形成された場合でも、その直下にはｎ型ウェ
ル２ａの浅い部位と深い部位との境界部分の一部が存す
るものの、この境界部位では浅い部位から深い部位へ緩
やかに変化しているため、ゲート電極構造６はｎ型ウェ
ル２ａの全体的にほぼ浅い部位であると評価できる部位
に形成されることになる。
シリコン半導体基板１にｎ型ウェル２ａを形成する際
に、ゲート電極構造６以上の所定幅の帯状となる中央部
位２２ａが最も厚く、幅方向へ離れるにつれて徐々に薄
くなってほぼ一定膜厚となる形状のマスク２２をシリコ
ン半導体基板１上に形成し、このマスク２２を用いてシ
リコン半導体基板１内にｎ型不純物を導入する。このと
き、マスク２２の形状に倣った深さにｎ型不純物が導入
され、ゲート電極構造６の形成部位である中央部位２２
ａが最も浅く、当該浅い部位から各不純物拡散層７の下
方へ向かうにつれて徐々に深くなってほぼ一定深さとな
る形状にｎ型ウェル２ａが形成される。従って、後工程
でゲート電極構造６を形成する際に、例えば図３に示す
ように、ゲート電極構造６がその理想的な形成部位から
若干ずれて形成された場合でも、その直下にはｎ型ウェ
ル２ａの浅い部位と深い部位との境界部分の一部が存す
るものの、この境界部位では浅い部位から深い部位へ緩
やかに変化しているため、ゲート電極構造６はｎ型ウェ
ル２ａの全体的にほぼ浅い部位であると評価できる部位
に形成されることになる。
【００３２】従って、本実施形態のよれば、アライメン
ト精度を緩和してゲート電極構造６の形成位置に多少ず
れが生じた場合でも、高いサブスレシュホールド特性を
保ち、ゲート電極構造６の空乏容量を抑えてジャンクシ
ョンリーク電流を低下させる信頼性の高いＭＯＳトラン
ジスタが実現する。
ト精度を緩和してゲート電極構造６の形成位置に多少ず
れが生じた場合でも、高いサブスレシュホールド特性を
保ち、ゲート電極構造６の空乏容量を抑えてジャンクシ
ョンリーク電流を低下させる信頼性の高いＭＯＳトラン
ジスタが実現する。
【００３３】−変形例− ここで、本実施形態のＭＯＳトランジスタの変形例につ
いて説明する。この変形例のＭＯＳトランジスタは、上
述した本実施形態のそれとほぼ同様の構成を有するもの
であるが、その製造工程に若干の差異がある点で相違す
る。図４（ａ）〜図４（ｃ）は、本実施形態の図１
（ｂ），図１（ｃ）に対応した概略断面図である。な
お、図４の各図において、本実施形態で示した構成部材
等に対応するものについては同符号を記して説明を省略
する。
いて説明する。この変形例のＭＯＳトランジスタは、上
述した本実施形態のそれとほぼ同様の構成を有するもの
であるが、その製造工程に若干の差異がある点で相違す
る。図４（ａ）〜図４（ｃ）は、本実施形態の図１
（ｂ），図１（ｃ）に対応した概略断面図である。な
お、図４の各図において、本実施形態で示した構成部材
等に対応するものについては同符号を記して説明を省略
する。
【００３４】この変形例のＭＯＳトランジスタを製造す
るには、先ず本実施形態と同様に、図１（ａ）に示す工
程を経た後、シリコン酸化膜２１上にフォトレジストを
塗布し、フォトリソグラフィーによりフォトレジストを
加工し、レジストパターンを形成する。具体的には、後
の工程で形成するゲート電極構造の幅以上の所定幅とな
る帯状にレジストパターンを形成する。
るには、先ず本実施形態と同様に、図１（ａ）に示す工
程を経た後、シリコン酸化膜２１上にフォトレジストを
塗布し、フォトリソグラフィーによりフォトレジストを
加工し、レジストパターンを形成する。具体的には、後
の工程で形成するゲート電極構造の幅以上の所定幅とな
る帯状にレジストパターンを形成する。
【００３５】続いて、図４（ａ）に示すように、このレ
ジストパターンをマスクとして、フッ酸やフッ化アンモ
ニウム等のフッ酸系薬液を用いてシリコン酸化膜２１に
ウェットエッチングを施す。このとき、シリコン酸化膜
２１は等方的にエッチングされ、エッチング時間等の条
件を調節することにより、所定幅の帯状で中央部位２１
ａが最も厚く、幅方向へ離れるにつれて徐々に薄くなる
（この滑らかなテーパ部位を２１ｂとする。）形状にシ
リコン酸化膜２１を残す。このとき、残存したシリコン
酸化膜２１の両側には、シリコン半導体基板１の表面が
露出することになる。ここで、シリコン酸化膜２１の中
央部位２１ａの幅寸法ａは、ゲート電極構造の幅寸法ｂ
以上で、しかもそれらの差異がゲート電極構造の形成時
におけるアライメントずれ量（３σ値）以下とすること
が好適である。なお、シリコン酸化膜２１を形成する代
わりに、シリコン窒化膜を形成して上述と同様の形状に
マスクを形成してもよい。但しこの場合、シリコン窒化
膜は、後述のイオン注入深さＲｐが浅いため、加速電圧
を適正化することが必要である。また、ウェットエッチ
ングの代わりに、ケミカルドライエッチングによりシリ
コン酸化膜２１を等方的にエッチングしてもよい。
ジストパターンをマスクとして、フッ酸やフッ化アンモ
ニウム等のフッ酸系薬液を用いてシリコン酸化膜２１に
ウェットエッチングを施す。このとき、シリコン酸化膜
２１は等方的にエッチングされ、エッチング時間等の条
件を調節することにより、所定幅の帯状で中央部位２１
ａが最も厚く、幅方向へ離れるにつれて徐々に薄くなる
（この滑らかなテーパ部位を２１ｂとする。）形状にシ
リコン酸化膜２１を残す。このとき、残存したシリコン
酸化膜２１の両側には、シリコン半導体基板１の表面が
露出することになる。ここで、シリコン酸化膜２１の中
央部位２１ａの幅寸法ａは、ゲート電極構造の幅寸法ｂ
以上で、しかもそれらの差異がゲート電極構造の形成時
におけるアライメントずれ量（３σ値）以下とすること
が好適である。なお、シリコン酸化膜２１を形成する代
わりに、シリコン窒化膜を形成して上述と同様の形状に
マスクを形成してもよい。但しこの場合、シリコン窒化
膜は、後述のイオン注入深さＲｐが浅いため、加速電圧
を適正化することが必要である。また、ウェットエッチ
ングの代わりに、ケミカルドライエッチングによりシリ
コン酸化膜２１を等方的にエッチングしてもよい。
【００３６】続いて、図４（ｂ）に示すように、シリコ
ン半導体基板１の表面に熱酸化を施して、薄い犠牲酸化
膜３１を形成する。このとき、シリコン酸化膜２１と犠
牲酸化膜３１とが接続されて、外形上では本実施形態の
マスク２２とほぼ同一形状のマスク３２が形成される。
ン半導体基板１の表面に熱酸化を施して、薄い犠牲酸化
膜３１を形成する。このとき、シリコン酸化膜２１と犠
牲酸化膜３１とが接続されて、外形上では本実施形態の
マスク２２とほぼ同一形状のマスク３２が形成される。
【００３７】続いて、図４（ｃ）に示すように、マスク
３２を介したシリコン半導体基板１内にｎ型不純物、こ
こではリン（Ｐ）をイオン注入する。具体的には、マス
ク３２の中央部位２１ａを通過してシリコン半導体基板
１内の所定部位にＰイオンが達する条件、例えば加速電
圧が１２５ＫｅＶ、ドーズ量が１．５×１０13／ｃｍ2
で当該Ｐイオンを注入する。このとき、マスク３２の形
状に倣った深さにＰイオンが導入され、シリコン半導体
基板１において、中央部位２１ａに相当する部分が最も
浅く、テーパ部位２１ｂに倣い当該浅い部位から離間す
るにつれて徐々に深くなって略一定深さとなる形状にｎ
型接合領域２が形成される。
３２を介したシリコン半導体基板１内にｎ型不純物、こ
こではリン（Ｐ）をイオン注入する。具体的には、マス
ク３２の中央部位２１ａを通過してシリコン半導体基板
１内の所定部位にＰイオンが達する条件、例えば加速電
圧が１２５ＫｅＶ、ドーズ量が１．５×１０13／ｃｍ2
で当該Ｐイオンを注入する。このとき、マスク３２の形
状に倣った深さにＰイオンが導入され、シリコン半導体
基板１において、中央部位２１ａに相当する部分が最も
浅く、テーパ部位２１ｂに倣い当該浅い部位から離間す
るにつれて徐々に深くなって略一定深さとなる形状にｎ
型接合領域２が形成される。
【００３８】しかる後、本実施形態と同様に、図１
（ｄ）、図２（ａ）〜図２（ｃ）に示す各工程及び諸々
の後工程を経て、ＭＯＳトランジスタを完成させる。
（ｄ）、図２（ａ）〜図２（ｃ）に示す各工程及び諸々
の後工程を経て、ＭＯＳトランジスタを完成させる。
【００３９】この変形例においては、前述した本実施形
態による作用効果に加えて、シリコン半導体基板１の表
面が露出するまでエッチングするため、シリコン酸化膜
２１のパターニング時に要求される条件の許容範囲が緩
和される。そして、シリコン半導体基板１の表面荒れ等
は犠牲酸化膜３１に吸収され、シリコン半導体基板１の
表面がほぼ理想的な状態でゲート酸化膜４やゲート電極
５を形成することができる。
態による作用効果に加えて、シリコン半導体基板１の表
面が露出するまでエッチングするため、シリコン酸化膜
２１のパターニング時に要求される条件の許容範囲が緩
和される。そして、シリコン半導体基板１の表面荒れ等
は犠牲酸化膜３１に吸収され、シリコン半導体基板１の
表面がほぼ理想的な状態でゲート酸化膜４やゲート電極
５を形成することができる。
【００４０】なお、本実施形態及びその変形例では、半
導体装置としてＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）を例示したが、当然のことながら本発明はこれに
限定されることはない。例えば、ＮＭＯＳトランジスタ
（この場合、ｎ型ウェル２ａの代わりに同一形状のｐ型
ウェルを形成し、ｎ型のソース／ドレインを形成すれば
よい。）やＣＭＯＳトランジスタ、ＤＲＡＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭのように、ゲート電極構造及びそれに
類似した電極構造を有するあらゆる半導体装置に適用す
ることが可能である。
導体装置としてＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）を例示したが、当然のことながら本発明はこれに
限定されることはない。例えば、ＮＭＯＳトランジスタ
（この場合、ｎ型ウェル２ａの代わりに同一形状のｐ型
ウェルを形成し、ｎ型のソース／ドレインを形成すれば
よい。）やＣＭＯＳトランジスタ、ＤＲＡＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭのように、ゲート電極構造及びそれに
類似した電極構造を有するあらゆる半導体装置に適用す
ることが可能である。
【００４１】
【発明の効果】本発明によれば、アライメント精度を緩
和して電極構造の形成位置に多少ずれが生じた場合で
も、高いサブスレシュホールド特性を保ち、電極構造の
空乏容量を抑えてジャンクションリーク電流を低下させ
る信頼性の高い半導体装置が実現される。
和して電極構造の形成位置に多少ずれが生じた場合で
も、高いサブスレシュホールド特性を保ち、電極構造の
空乏容量を抑えてジャンクションリーク電流を低下させ
る信頼性の高い半導体装置が実現される。
【図１】本発明の実施形態によるＭＯＳトランジスタの
製造工程を示す概略断面図である。
製造工程を示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態によるＭＯ
Ｓトランジスタの製造工程を示す概略断面図である。
Ｓトランジスタの製造工程を示す概略断面図である。
【図３】本発明の実施形態において、ゲート電極構造が
その当初の形成予定領域から若干ずれて形成された場合
を示す概略断面図である。
その当初の形成予定領域から若干ずれて形成された場合
を示す概略断面図である。
【図４】本発明の実施形態によるＭＯＳトランジスタの
変形例の主要製造工程を示す概略断面図である。
変形例の主要製造工程を示す概略断面図である。
【図５】従来のＭＯＳトランジスタの製造工程を示す概
略断面図である。
略断面図である。
【図６】従来のＭＯＳトランジスタの他の例を示す概略
断面図である。
断面図である。
【図７】他の従来例のＭＯＳトランジスタにおいて、ゲ
ート電極構造がその当初の形成予定領域から若干ずれて
形成された場合を示す概略断面図である。
ート電極構造がその当初の形成予定領域から若干ずれて
形成された場合を示す概略断面図である。
１ シリコン半導体基板 ２ ｎ型接合領域 ２ａ ｎ型ウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ゲート電極構造 ７ 不純物拡散層 １１ 素子活性領域 ２１ シリコン酸化膜 ２１ａ，２２ａ 中央部位 ２１ｂ，２２ｂ テーパ部位 ２２，３２ マスク ２３ パッド酸化膜 ２４ シリコン窒化膜 ３１ 犠牲酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 21/8242 21/8247 29/788 29/792
Claims (8)
- 【請求項１】 半導体基板上に画定された素子活性領域
上を横切るように帯状の電極構造と、前記電極構造の両
側の前記素子活性領域に一対の不純物拡散層とを備えて
なる半導体装置において、 前記各不純物拡散層を含む前記半導体基板の表層に、当
該不純物拡散層と逆導電型のウェル領域を有しており、 前記ウェル領域は、前記電極構造の下方に最も浅い部位
を有し、当該浅い部位から前記各不純物拡散層の下方へ
向かうにつれて徐々に深くなる形状に形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を堆積する第１の
工程と、 前記絶縁膜を加工し、所定幅の帯状となる中央部位が最
も厚く、幅方向へ離れるにつれて徐々に薄くなって略一
定膜厚となる形状のマスクを形成する第２の工程と、 前記半導体基板に対して、前記マスクの前記中央部位を
通過して前記半導体基板内の所定部位に不純物が達する
条件で前記不純物を導入し、前記中央部位の下方に最も
浅い部位を有し当該部位から離れるにつれて徐々に深く
なる形状のウェル領域を前記半導体基板の表層に形成す
る第３の工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項３】 半導体基板上に画定された素子活性領域
上を横切るように帯状の電極構造と、前記電極構造の両
側の前記素子活性領域に一対の不純物拡散層とを備えて
なる半導体装置の製造方法において、 半導体基板上に絶縁膜を堆積する第１の工程と、 前記絶縁膜を加工し、前記電極構造以上の所定幅の帯状
となる中央部位が最も厚く、幅方向へ離れるにつれて徐
々に薄くなって略一定膜厚となる形状のマスクを形成す
る第２の工程と、 前記半導体基板に対して、前記マスクの前記中央部位を
通過して前記半導体基板内の所定部位に不純物が達する
条件で前記不純物を導入し、前記中央部位の下方に最も
浅い部位を有し当該部位から離れるにつれて徐々に深く
なる形状のウェル領域を前記半導体基板の表層に形成す
る第３の工程と、 前記マスクを除去した後、前記ウェル領域の前記最も浅
い部位を含む前記素子活性領域を囲む素子分離構造を形
成する第４の工程と、 前記ウェル領域の前記最も浅い部位の上に相当する前記
半導体基板上に、前記電極構造を形成する第５の工程
と、 前記電極構造の両側における前記ウェル領域内に当該ウ
ェル領域と逆導電型の不純物を導入し、前記一対の不純
物拡散層を形成する第６の工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項４】 半導体基板上に第１の絶縁膜を堆積する
第１の工程と、 前記第１の絶縁膜を加工し、所定幅であり中央部位が最
も厚く幅方向へ離れるにつれて徐々に薄くなる帯状に残
るように前記第１の絶縁膜を除去する第２の工程と、 露出した前記半導体基板の表面に残存した前記第１の絶
縁膜と接続されるように前記第１の絶縁膜の中央部位よ
り薄い第２の絶縁膜を形成し、前記第１及び第２の絶縁
膜からなるマスクを形成する第３の工程と、 前記半導体基板に対して、前記マスクを通過して前記半
導体基板内の所定部位に不純物が達する条件で前記不純
物を導入し、前記中央部位の下方に最も浅い部位を有し
当該部位から離れるにつれて徐々に深くなる形状のウェ
ル領域を前記半導体基板の表層に形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に画定された素子活性領域
上を横切るように帯状の電極構造と、前記電極構造の両
側の前記素子活性領域に一対の不純物拡散層とを備えて
なる半導体装置の製造方法において、 半導体基板上に第１の絶縁膜を堆積する第１の工程と、 前記第１の絶縁膜を加工し、前記電極構造以上の所定幅
であり中央部位が最も厚く幅方向へ離れるにつれて徐々
に薄くなる帯状に残るように前記第１の絶縁膜を除去す
る第２の工程と、 露出した前記半導体基板の表面に残存した前記第１の絶
縁膜と接続されるように前記第１の絶縁膜の中央部位よ
り薄い第２の絶縁膜を形成し、前記第１及び第２の絶縁
膜からなるマスクを形成する第３の工程と、 前記半導体基板の全面に対して、前記マスクを通過して
前記半導体基板内の所定部位に不純物が達する条件で前
記不純物を導入し、前記マスクの前記中央部位の下方に
最も浅い部位を有し当該部位から離れるにつれて徐々に
深くなる形状のウェル領域を前記半導体基板の表層に形
成する第４の工程と、 前記マスクを除去した後、前記ウェル領域の前記最も浅
い部位を含む前記素子活性領域を囲む素子分離構造を形
成する第５の工程と、 前記ウェル領域の前記最も浅い部位の上に相当する前記
半導体基板上に、前記電極構造を形成する第６の工程
と、 前記電極構造の両側における前記ウェル領域内に当該ウ
ェル領域と逆導電型の不純物を導入し、前記一対の不純
物拡散層を形成する第７の工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項６】 前記第２の工程において、前記絶縁膜の
前記中央部位に相当する箇所にレジストパターンを形成
し、前記絶縁膜をウェットエッチングすることで前記マ
スクを形成することを特徴とする請求項２又は３に記載
の半導体装置の製造方法。 - 【請求項７】 前記第２の工程において、前記第１の絶
縁膜の前記中央部位に相当する箇所にレジストパターン
を形成し、前記第１の絶縁膜を等方性エッチングするこ
とで前記第１の絶縁膜を加工することを特徴とする請求
項４又は５に記載の半導体装置の製造方法。 - 【請求項８】 前記第３の工程において、前記半導体基
板の表面を熱酸化することで前記第２の絶縁膜を形成す
ることを特徴とする請求項４、５、７のいずれか１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092630A JPH11274491A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092630A JPH11274491A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274491A true JPH11274491A (ja) | 1999-10-08 |
Family
ID=14059772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092630A Pending JPH11274491A (ja) | 1998-03-20 | 1998-03-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| WO2014050051A1 (en) * | 2012-09-26 | 2014-04-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and manufacturing method thereof |
-
1998
- 1998-03-20 JP JP10092630A patent/JPH11274491A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| US9449826B2 (en) | 2009-01-30 | 2016-09-20 | Advanced Micro Devices, Inc. | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
| WO2014050051A1 (en) * | 2012-09-26 | 2014-04-03 | Ps4 Luxco S.A.R.L. | Semiconductor device and manufacturing method thereof |
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