JP2006165524A - 高周波スイッチングトランジスタおよび高周波回路 - Google Patents

高周波スイッチングトランジスタおよび高周波回路 Download PDF

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Abstract

【課題】低コストにて、従来の高周波スイッチングトランジスタによって切替可能であったように、より高い高周波信号振幅を有する高周波信号を切り替えられる高周波スイッチングトランジスタおよびそれを用いた高周波回路を提供する。
【解決手段】高周波スイッチングトランジスタ１００は、基板ドーパント濃度を有する基板１０２と、基板上に境界を有し、第１伝導型であり、基板ドーパント濃度よりも高いバリヤ領域ドーパント濃度を有するバリヤ領域１０４と、バリヤ領域に埋設されており、第２伝導型の、バリヤ領域ドーパント濃度よりも高いドーパント濃度を有するソース領域１０８およびドレイン領域１１０と、ソース領域１０８から延びており、バリヤ領域１０４のサブ領域を含むチャネル領域と、チャネル領域１１２を覆いチャネル領域１１２とゲート電極１１６との間に配置されている絶縁領域１１４とを備えている。
【選択図】図１Ａ

Description

発明の詳細な説明
本発明は、半導体電子工学の技術分野に関する。また、本発明は、特に、高周波ＭＯＳトランジスタの一技術分野に関する。
高周波スイッチというものは、高周波信号を導通させるまたは遮断する仕様を有している。高周波スイッチは、導通状態では、可能な限り最小なオーミック抵抗によって特徴付けられ、遮断状態では、可能な限り最小な、一定の容量により特徴付けられている。高周波スイッチは、異なる種類のスイッチング素子によって実現されていてもよい。シリコン（半導体）技術では、高周波スイッチは、多くの場合、バイポーラトランジスタまたはＭＯＳ（MOS =metal oxide semiconductor）トランジスタによって実現されている。
しかしながら、高周波スイッチは、オフ状態では、遮断されることとなっている高周波振幅と同じくらい高いベース電圧または基板電圧をそれぞれ必要とする。したがって、使用可能なバイアス電圧でのスイッチング可能な電力は制限されている。このことは、シリコンＭＯＳトランジスタでは、切り替えられることとなっている高周波信号の振幅が低く制限されている場合に、導通および遮断状態を簡単に実現できることを意味する。したがって、ｎチャネルＭＯＳトランジスタに、正のゲートソース間電圧を印加することにより、上記トランジスタが低抵抗となり、導通状態となる。
上記トランジスタの各寸法（各長さ、各厚さ）を適切に決定することにより、上記トランジスタの制御電圧を３ボルト未満に、すなわち、移動式無線システムで使用される作動電圧の範囲内に、留めることができる。許容される電流振幅を、チャネルの幅／長さの比率に基づいて設定することができる。
遮断状態は、極性を変更することによって生じる。例えば、正のソースゲート間電圧は電流を切断し、その切断時にドレインゲート間容量が負荷インピーダンスとして残る。始動電圧は、約０ボルトであることが好ましい。最大電圧振幅は、最大バイアス電圧が３Ｖの供給電圧に等しく、ドレインバルク間ダイオードが、依然として、０．５Ｖで順方向に作動できるとき、最大３．５Ｖで、上記ドレインバルク間ダイオードが順方向に極性化されない、という二次条件によって決まる。
高周波スイッチによって、より高電力を切り替えられるように、従来は、これらの高周波スイッチは、ｐｉｎダイオードまたはＧａＡｓトランジスタスイッチを、ＲＦ−ＩＣ（RF-IC = radio frequency integrated circuit）の外側に取り付ける形態にて実現されていた。上記のような形態の高周波スイッチは、低いバイアス電圧によって、または、バイアス電圧無しで、それぞれ動作できる。
しかしながら、部品を付加することによりコストが高くなることが欠点である。また、部品を付加する必要性は、純粋なシリコン技術などの単一の半導体技術によって集積することをより困難なものにしている。
従来のＭＯＳトランジスタなどの高周波スイッチングトランジスタの最大制御は、多くの場合、その寄生ラテラルバイポーラトランジスタによって決定される。複数の各高周波スイッチングトランジスタが、連続した１枚のシリコン基板上にそれぞれ互いに隣り合って形成されることによって実現されるとき、上記寄生ラテラルバイポーラトランジスタは、導通状態においては発生してはいけないものである。
大きな信号に対して寄生バイポーラトランジスタの形成に耐性があるようにトランジスタを作製するための基本的措置は、ＥＰ０３０２８３１６．６号に既に記載されている。この特許出願は、寄生バイポーラトランジスタの生成における最適化に関する。このような寄生バイポーラトランジスタの生成は、高電力をスイッチングした場合、出力損失が顕著に大きくなる。
ＰＣＴ０３／０３２４３１号Ａ３に、高周波信号をスイッチングするための回路および方法が記載されており、この高周波回路は、シリコンオンインシュレータ技術で作製されている。高周波回路は、対のスイッチングトランジスタおよび分流トランジスタのグループを備え、これらは、高周波入力信号を共通の高周波ノードに交互に連結するために使用される。スイッチングトランジスタおよび分流トランジスタのグループは、１つまたは複数のＭＯＳＦＥＴトランジスタを備えている。上記複数のＭＯＳＦＥＴトランジスタは、積み重ねられたまたは直列のコンフィギュレーションで接続されている。積み重ねたトランジスタグループによって、直列に接続されたスイッチングトランジスタ全体の絶縁破壊電圧が増加する。
完全に集積された高周波スイッチが記載されており、この高周波スイッチは、高周波スイッチング素子に集積されている負の電圧生成回路に、デジタルでの制御論理回路を備えている。ＰＣＴ０３／０３２４３１号Ａ３の一実施形態では、完全に集積された高周波スイッチは、集積発振器、チャージポンプ回路、レベルシフタ、分圧器スイッチング回路および高周波バッファ回路を備えている。
ＵＳ５，７７７，５３０号に、回路減衰器が記載されている。この回路減衰器は、アンテナに接続された第１端子と、送信機に接続された第２端子と、受信機に接続された第３端子とを備え、第１状態および第２状態の切替が可能となる。
第１状態では、第１端子は第２端子と接続されており、第１端子は第３端子から電気的に絶縁されており、第３端子は接地と接続されており、回路減衰器は、第１端子と第２端子との間の減衰量を変化させるとともに、第１端子からみたインピーダンスＺ１が基本的に第２端子から見た第２インピーダンスＺ２に等しいとうい関係を維持するように電気的に制御可能である。
第２状態では、第１端子は第３端子と接続されており、第１端子は第２端子から電気的に絶縁されており、第２端子は接地と接続されており、街路減衰器は、第１端子から見たインピーダンスＺ１が第３端子から見たインピーダンスＺ３に基本的に等しいという関係を維持しながら、第１端子と第３端子との間の減衰量を変化させるように電気的に制御可能である。
ＰＣＴ９９４６８５９号に、１つまたは複数の半導体スイッチング素子を有するマイクロ波回路であって、ドレインおよびソース電位をそれぞれ変更することによって制御されまたは切り替えられる少なくとも１つの半導体スイッチング素子を特徴とするマイクロ波回路が開示されている。これらの回路は、移動式電話機または移動式トランシーバに使用することができる。
ＵＳ−２００３／００９０３１３号Ａ１に、高周波回路および高周波信号のスイッチング方法が記載されている。高周波回路は、シリコンオンインシュレータ（ＳＯＩ）技術で製造されている。高周波回路は、対のスイッチングトランジスタおよび分流トランジスタのグループを備えている。これらは、高周波信号を、共通の高周波ノードに交互に連結するために使用される。スイッチングトランジスタおよび分流トランジスタのグルーピングの各対は、回路制御電圧と逆の回路制御電圧とによって制御される。
回路および分流トランジスタグループは、１つまたは複数のＭＯＳＦＥＴトランジスタを備えている。上記複数のＭＯＳＦＥＴトランジスタは、積み重ねられた（stacked）または直列の回路として接続されている。
ＵＳ５，８１２，９３９号に記載の回路半導体集積回路では、高周波信号用のスイッチが、ループ状に配置されている第１〜第４の信号経路と直列接続されている４つの電界効果トランジスタ段と、信号経路に対して分流位置にある２つの接続された電界効果トランジスタ段とによって形成されており、その結果、２つの信号経路は２つの互いに逆の電界効果トランジスタの各段の間に配置されている。
前述の複数の各高周波スイッチングトランジスタが、連続した１枚のシリコン基板上にそれぞれ互いに隣り合って形成されるときに生じる寄生ラテラルバイポーラトランジスタの問題を解消するため、高周波電力スイッチを、ガリウムヒ素技術で、または、いわゆるサファイア上シリコン（silicon on sapphire；ＳＯＳ）と呼ばれる厚いサファイア基板の上の薄いシリコン層で構成される基板に生成させることもできる。ただし、双方の技術は、Ｓｉ技術よりもいっそう高コストである。
さらに、ガリウムヒ素技術またはＳＯＳ技術を使用する場合は、高周波電力スイッチを充分に集約的に集積できる集積回路は限られている。
この従来技術から鑑みて、本発明の目的は、従来の高周波スイッチよりも好適な集積特性を有し、より費用効率の高い方法で製造できる高周波スイッチを提供することである。
この目的は、請求項１に記載の高周波スイッチングトランジスタと請求項１４に記載の高周波回路とによって達成される。
本発明の提供する高周波スイッチングトランジスタは、
基板ドーパント濃度を有する基板と、
上記基板上に境界を有し、第１伝導型であり、上記基板ドーパント濃度よりも高いバリヤ領域ドーパント濃度を有するバリヤ領域と、
上記バリヤ領域に埋設されており、上記第１伝導型とは異なる第２伝導型であり、上記バリヤ領域ドーパント濃度よりも高いソース領域ドーパント濃度を有するソース領域と、
上記バリヤ領域に埋設されており、上記ソース領域からはオフセットして配置されており、上記第２伝導型であり、上記バリヤ領域ドーパント濃度よりも高いドーパント濃度を有するドレイン領域と、
上記ソース領域と上記ドレイン領域との間にて延び、上記バリヤ領域のサブ領域を含むチャネル領域と、
上記チャネル領域を覆い、上記チャネル領域とゲート電極との間に配置されている絶縁領域と、を備えている。
さらに、本発明の提供する高周波スイッチといった高周波回路は、
上記高周波スイッチングトランジスタを有するスイッチと、
制御信号に応じてスイッチを開閉するように形成されている制御回路とを備え、
上記制御回路は、さらに、上記ゲート電極に上記スイッチを開くための電位を供給して上記ソース領域と上記ドレイン領域との間の電流フローをイネーブルするように形成されている。
本発明は、上記基板上に境界を有し、上記ソース領域と上記ドレイン領域とが埋設されているバリヤ領域を使用することにより、導通状態での高周波発振の２つの半波長の１つの範囲内で、チャージキャリアが上記チャネルから離脱する可能性を回避できる、という知識に基づくものである。
例えばｎドープされた半導体材料を上記ソース領域および上記ドレイン領域のために使用し、ｐドープされた半導体材料を上記バリヤ領域のために使用すれば、上記バリヤ領域と、埋設された上記ドレイン領域およびソース領域とをこのように構成することによって、高周波発振の負の半波長において、電子が上記チャネルを離れて上記基板上に漏れる可能性を回避できる。したがって、上記バリヤ領域は、上記チャネル領域から上記基板への電子の注入を遮断する機能を果たす。
あるいは、ｐドープされた半導体材料を上記ソース領域および上記ドレイン領域のために使用し、ｎドープされた半導体材料をバリヤ領域のために使用すれば、このバリヤ領域は、同じく、高周波振動の正の半波長でホールがｐチャネルから注入されるのを遮断する機能を果たす。
したがって、このような注入バリヤを配置することにより、高周波信号が高振幅でソース領域とドレイン領域との間に印加されたとしても、高周波スイッチングトランジスタが導通領域に到達しないようにできる、という利点を確実化できる。バリヤ領域のドーパント濃度が、ソース領域およびドレイン領域、ならびに、基板とは異なっていることにより、広い空間電荷領域が形成され、したがって、形成される寄生容量がほんのわずかにできる、という他の利点がある。
本発明の高周波スイッチングトランジスタの特別な実施形態では、高周波スイッチングトランジスタは、さらに、
第２伝導型であり、さらに、基板ドーパント濃度よりも高いドーパント濃度を有している別のバリヤ領域と、
上記別のバリヤ領域に埋設されており、第１伝導型であり、上記別のバリヤ領域のドーパント濃度よりも高い基板端子領域ドーパント濃度を有する基板端子領域と、を備えている。
上記特別な実施形態の高周波スイッチングトランジスタは、ドレイン領域と基板端子領域との間にそれぞれ形成されたｎｐまたはｐｎダイオードが、オフ（遮断）状態での高周波電圧の順方向の極性化中に伝導性になることを、上記別のバリヤ領域に埋設された基板端子領域と前記バリヤ領域に埋設されたドレイン領域とによって回避できる、という利点を提供する。
上記第１伝導型はｐドープされた半導体材料を含み、上記第２伝導性型はｎドープされた半導体材料を含むことが好ましい。この構成は、高周波スイッチでのそれぞれにドープされた領域によって、高周波から最高周波までにおいて、低抵抗および低挿入減衰が可能となるという利点を提供する。
あるいは、上記第１伝導型は、ｎドープされた半導体材料を含み、上記第２伝導型は、ｐドープされた半導体材料を含んでいてもよい。このことは、特定の基板材料と、それそれに対応する各領域において上記基板材料に対応する多数電荷キャリアとを使用したとしても、それらによって決まる特定のスイッチング動作（例えば、電子を多数電荷キャリアとして使用する場合と比べて、ホールを多数電荷キャリアとして使用する場合の遅延がより短い）を生み出せる、という利点を提供する。したがって、上記第１伝導型および上記第２伝導型のドーピング型の選択により、それらの選択に対応する高周波スイッチの設計の自由度を大きくできる。
さらに、好ましい実施形態では、上記基板ドーパント濃度は、１立方センチメートルにつきドーパント原子が１０14原子（atom）未満であってもよい。このことは、従来の簡単に入手できる基板材料を、このような高周波スイッチの製造に使用できる、という利点を提供する。
さらに、上記ドレイン領域ドーパント濃度、上記ソース領域ドーパント濃度または上記基板端子領域ドーパント濃度は、１立方センチメートルにつきドーパント原子が１０18原子を上回っていてもよい。このことは、対応する領域の伝導性が良好である、すなわち、高い、という利点を提供し、このことは、導通状態での高周波スイッチングトランジスタの電気抵抗値が低い、という効果を有している。
本発明の高周波スイッチングトランジスタの他の実施形態では、上記バリヤ領域ドーパント濃度または上記別のバリヤ領域のドーパント濃度は、１立方センチメートルにつきドーパント原子が１０14〜１０18原子の範囲内であってもよい。したがって、注入バリヤ効果の所望の機能を得るために、上記バリヤ領域または上記別のバリヤ領域のドーパント濃度の選択に関する自由度の幅を向上、すなわち自由度の柔軟性をより高くできる。
さらに、上記ドレイン領域と上記基板の間の上記バリヤ領域の厚み、または、上記ソース領域と上記基板との間の上記バリヤ領域の厚みは、０．０５μｍ〜１μｍの値の範囲内であってもよい。このことは、所望の応用分野に応じて、上記ドレイン領域または上記ソース領域と上記基板との間の空間電荷領域の厚みを左右（設定）でき、寄生容量を左右（設定）できる、という利点を提供する。
また、上記基板と上記基板端子領域との間の上記別のバリヤ領域の厚みは、０．０５μｍ〜１μｍの値の範囲内であってもよい。この構成は、前記バリヤ領域の厚みとは関係なく、上記基板端子領域と上記基板との間の上記空間電荷領域の厚みを左右（設定）できる、という利点を提供する。
さらに他の実施形態では、上記チャネル領域は、上記ソース領域と上記ドレイン領域との間に直列に配置された複数の各サブチャネル領域を備え、前記絶縁領域は複数の各サブ絶縁領域をさらに備え、前記ゲート電極は複数の各サブゲート電極を備え、上記各サブ絶縁領域毎は１つのサブチャネル領域を覆い、上記各サブ絶縁領域は対応するサブチャネル領域とサブゲート電極との間にそれぞれ配置されている。
この構成は、高振幅を有する高周波信号を切り替えるために、ソース領域とドレイン領域との間の距離を短くできる、という利点を提供する。各サブチャネル領域と、対応する各サブ絶縁領域と、各サブゲート電極とを有するこのような構造でなければ、このような高周波信号振幅の切替は不可能であるか、あるいは、可能であっても半導体チップ上の多くの面積を占めてしまう。
さらに他の実施形態では、上記ドレイン領域と上記基板端子領域との間隔は、少なくとも１μｍである。これにより、高周波スイッチ（特に、上記ドレイン領域と上記基板端子領域との間に形成されたダイオード）の絶縁破壊強度を確実に十分なものとすることができる。
さらに、上記サブチャネル領域は最短で０．１μｍであってもよい。この構成は、上記のような高周波スイッチにおける、導通状態への移行またはスイッチオン動作を従来の高周波スイッチよりも迅速化できるという利点を提供する。
さらに、上記チャネル領域の幅は、１００μｍ〜５０００μｍの値の範囲内であってもよい。この構成は、導通状態でこのような高周波スイッチの（内部）抵抗が低減される、という有利な効果を有している。
さらに、前記制御回路は、上記基板とは反対側の、上記ソース領域と上記ドレイン領域との間にオフセット電圧を印加するように形成されていてもよい。このことは、たとえ導通領域でも電荷キャリアのバリヤ領域での欠乏状態の維持を確実化できる、という利点を提供する。この場合、逆電流が回避される。このことは、寄生効果によって引き起こされる非線形の並列的な寄生伝導が低減され、挿入減衰が改善されるという効果を有している。したがって、このことは、導通状態で生成された調波信号はそれぞれ低減または減衰される、という効果を有している。
さらに他の実施形態では、上記制御回路は、上記基板端子領域と直列に接続されている抵抗器を使用して、上記基板端子領域に電位を供給するように、さらに形成されている。好ましくは高いオーム抵抗値を介した上記基板の接続によって、高周波基板電流、つまり、調波信号の発生を回避できる、という利点がある。したがって、上記基板と反対側の、上記ソース領域と上記ドレイン領域との間にオフセット電圧は不要となり、供給電圧をゲート電極の操作のために全て使用できる。
さらに、高周波電力スイッチを実現するために、高周波回路は、１センチメートルにつき典型的には５００オーム〜１０００オームの高抵抗シリコン基板上に実現されていてもよい。本実施形態では、このような高周波回路のために前述のＭＯＳトランジスタが使用されている。上記高周波回路の各ＨＦ（高周波）ポートのために、実際のスイッチングトランジスタとともにいわゆる分流（shunt）トランジスタを使用することが好ましい。この場合、この高周波ポート（すなわち、分流トランジスタを有する高周波ポート）の高周波での分離度は、上記高周波回路の他の高周波ポートに対して改善される。
さらに、基板電圧生成回路によって例えば基板上にて生成された負の基板バイアス電圧を使用してもよい。したがって、ガリウムヒ素技術またはＳＯＳ技術により可能であったものと比べれば、このように設計された高周波電力スイッチは、製造コストがより低く、集積性が改善されているという有利な点を実現できる。
本発明の好ましい各実施形態について、添付の各図を参照して以下に説明する。
図１Ａは、ソース領域とドレイン領域との間にて、基板に対する注入バリヤが設けられている高周波スイッチングトランジスタの実施形態を示す概略要部断面図である。
図１Ｂは、ソース領域とドレイン領域との間にて、基板に対する注入バリヤが設けられている高周波スイッチングトランジスタの他の実施形態を示す概略要部断面図である。
図２は、複数の各ゲート電極を有する高周波スイッチングトランジスタのさらに他の実施形態を示す概略要部断面図である。
図３Ａないし図３Ｃは、遮断状態でのソース領域とドレイン領域との間の基板領域におけるドーピング特性と各電位曲線との各例を示すグラフであって、図３Ａはドーピング特性の一例を示し、図３Ｂは電位曲線の一例を示し、図３Ｃは電位曲線の他の例を示す。
図４Ａないし図４Ｃは、遮断状態での、ドレイン領域と基板端子領域との間における、ドーパント特性と各電位曲線との一例を示すグラフであって、図４Ａはドーパント特性の一例を示し、図４Ｂは電位曲線の一例を示し、図４Ｃは電位曲線の他の例を示す。
図５Ａないし図５Ｃは、導通状態での、ドレイン領域と基板端子領域との間の電位曲線の各例を示すグラフであって、図５Ａは、ＶSB bias＝１Ｖ、ＶSB＝ＶDB＝１Ｖのときを示し、図５Ｂは、ＶSB bias＝１Ｖ、ＶSB＝ＶDB＝−１４Ｖのときを示し、図５Ｃは、ＶSB bias＝１Ｖ、ＶSB＝ＶDB＝１６Ｖのときを示す。
図６は、高周波電力スイッチとして使用できる高周波回路の回路図である。
図７は、高周波電力スイッチとして使用できる高周波スイッチの他の回路図である。
図８は、高周波電力スイッチとして使用できる高周波回路の他の回路図である。
これらの各図では、同じまたは類似の素子に、同じまたは類似の参照番号が付記されている。本明細書においては、これらの参照番号が付記された各部材に関する繰り返しの説明については省略されている。
図１Ａに、基板１０２と、基板１０２に埋設されているバリヤ領域１０４と、基板１０２に埋設されている、さらなる別のバリヤ領域１０６と、を備える高周波スイッチングトランジスタ１００を示す。基板１０２は、半絶縁半導体材料であってもよい。また、ｐドーピングを有し、例えば１立方センチメートルにつきドーパント原子が１０14原子未満の基板ドーピング濃度を有する従来の半導体基板を、このような基板１０２として使用してもよい。
バリヤ領域１０４の形成のための、例えば、ｐドーピングのためのドーパント原子は、基板１０２へ導入されてもよく、その結果、バリヤ領域のドーパント濃度（すなわち、バリヤ領域ドーパント濃度）は、基板ドーパント濃度よりも高くなってもよい。したがって、バリヤ領域ドーパント濃度は、好ましくは、１立方センチメートルにつきドーパント原子が１０14〜１０18原子の値の範囲内である。
さらに、別のバリヤ領域１０６は、バリヤ領域１０４の中心をはずして、上記バリヤ領域１０４と異なる位置の基板１０２に埋設されていてもよい。したがって、別のバリヤ領域１０６は、ｎドープのためのドーパントによってドーピングすることにより実現されてもよい。その場合には、上記別のバリヤ領域１０６は、ｎドープされた半導体材料で構成されていることになる。
ソース領域１０８とドレイン領域１１０とは、バリヤ領域１０４に埋設されており、ソース領域１０８は、ドレイン領域１１０の中心を外して（オフセット）、つまりドレイン領域１１０と異なる位置に配置されている。ソース領域１０８とドレイン領域１１０とは、例えば１立方センチメートルにつきドーパント原子が１０19原子を上回るドーパント濃度でｎドーピングされている。
ソース領域１０８をドレイン領域１１０に関してオフセットすることにより、ソース領域１０８とドレイン領域１１０との間に、チャネル領域１１２が形成される。チャネル領域１１２は、バリヤ領域１０４の少なくとも一部を含み、チャネル領域１１２は、バリヤ領域１０４のサブ領域によって、基板１０２に関して制限されている。
このことは、チャネル領域が、バリヤ領域１０４のサブ領域のみ（また、上記バリヤ領域１０４を有する上記基板上にて境界を成している）、または、上記基板に対し反対側の、バリヤ領域１０４のサブ領域の側に配置されている、他の領域、のどちらかを含むことを意味している。この他の領域は、例えば、バリヤ領域とは反対の伝導型を有していてもよい。その結果、それぞれｎｐまたはｐｎ接合は、他の領域とバリヤ領域１０４のサブ領域とによって形成される。このことにより、チャネル領域１１２からの電荷キャリアが、より一層、漏れ難くなっている。
さらに、チャネル領域１１２は、絶縁領域１１４によって覆われており、絶縁領域１１４の上に、ゲート電極１１６が配置されている。このことにより、ＭＯＳトランジスタ構造が生じる。このＭＯＳトランジスタ構造は、従来のＭＯＳトランジスタと比較すると、基板１０２からバリヤ領域１０４によって「遮蔽」されている。
さらに、基板端子領域１１８は、別のバリヤ領域１０６に埋設されており、例えば、上記別のバリヤ領域１０６のドーパント濃度よりも高い（例えば、１立方センチメートルにつきドーパント原子が１０19原子を上回る）ドーパント濃度でｐドーピングされている。
このような高周波スイッチを、機械的および化学的な周囲の影響から確実に保護するため、被覆層１２０が基板１０２の表面１２２上、別のバリヤ領域１０６の表面１２４上、基板端子領域１１８の表面１２６上、バリヤ領域１０４の表面１２８上、ドレイン領域１１０の表面１３０上、絶縁層１１４およびゲート電極１１６の側面１３２上、ゲート電極１１６の表面１３４上、および、ソース領域１０８の表面１３６上に堆積されていてもよい。ソース領域１０８、ゲート電極１１６、ドレイン領域１１０および基板端子領域１１８の電気的な接触のために、それぞれに対応する各接触端子１３８は、被覆層１２０に設けたそれぞれ対応する各開口部を介して接続されるべき上記ソース領域１０８、ゲート電極１１６、ドレイン領域１１０および基板端子領域１１８とそれぞれ接続されている。
したがって、上記の説明の高周波スイッチングトランジスタ１００は、基板１０２に対する、ソース領域１０８、チャネル領域１１２、および、ドレイン領域１１０とによって形成されたＭＯＳトランジスタを制限（restrict）、特に不要な動作を制限するバリヤ領域１０４を備えている。さらに、基板端子領域１１８もまた、別のバリヤ領域１０６によって基板１０２に対して制限、特に不要な動作が制限されている。
ソース（領域）、ドレイン（領域）およびバルク（基板端子領域）の各拡散領域にある補完的な各注入バリヤ（バリヤ領域）によって、少数キャリアの注入が回避される。特に、ＭＯＳトランジスタの形態にて、本出願に開示された高周波スイッチでは、上記チャネルの下側の注入バリヤが開示されている。このことは、電子は、導通状態での負の半波長で、上記チャネルから離脱し（および、例えば、基板接触部に漏れ）ないということを確実化できる。
図１Ａに示されているように、ｎドーピングを有するホール注入バリヤ（別のバリヤ領域１０６）をｎチャネルＭＯＳトランジスタの基板端子領域１１８の周囲に結合し、電子注入バリヤ（ｐドーピングを有するバリヤ領域１０４）をドレイン領域１１０の周囲に結合することにより、ドレイン領域１１０と基板端子領域１１８との間のｎｐダイオードが、オフ状態での高周波電圧の順方向への極性化中に、伝導するようになることを回避できる。
特に、オン状態では、高振幅で、ソース領域１１８およびチャネル領域１１２が順方向へ極性化されるが、ここでも、電子放射バリヤ（バリヤ領域１０４の形状である）が設けられているから、集積回路にある隣接するトランジスタに対して十分に絶縁されることを確実化できる。
したがって、ｎドープされた接触領域に続く弱くｐドープされた層は、電子放射バリヤを生成し、ｐドープされた接触領域に続く弱くｎドープされた層は、ホール放射バリヤを生成する。したがって、図１Ａに示すトランジスタのｎ+ｐｎ+ドーピング特性は、非常に弱くドープされた、または、ほとんどドープされていないＩゾーンを中央にそれぞれ有するｎ+ｐＩｐｎ+ドーピング特性で置換され、ｐｐ+基板端子領域（バルク接触部）は、Ｉｎｐ+ドーピング特性で置換される。ｐゾーンは、チャネル領域に挿入されている。
原則的に、ｐチャネルＭＯＳトランジスタも、図１Ｂに示すように、このような高周波スイッチングトランジスタ１００として使用することができる。その場合、ホール放射バリヤは、電子放射バリヤと交換され、また逆も同様である。このことは、図１Ａ・図１Ｂに記載の高周波スイッチングトランジスタ１００の構造的な配置は、バリヤ領域１０４、ソース領域１０８、ドレイン領域１１０、別のバリヤ領域１０６および基板端子領域１１８の伝導型に関係なく同じであることを意味している。言い換えれば、このことは、バリヤ領域１０４および基板端子領域１１８はｎドープされており、一方、ソース領域１０８、ドレイン領域１１０、および、別のバリヤ領域１０６はｐドープされていることを意味している。このような場合は、チャネル領域１１２のホールは、正の半波長でチャネルから離脱しなくなり、例えば、基板端子領域に漏れることがなくなるであろう。
ＭＯＳトランジスタの形態の上記高周波スイッチングトランジスタは、図１Ａ・図１Ｂに示すように、特に、遮断状態で低抵抗となるようにバイアス電圧が印加される場合は、このような放射バリヤによって大きな信号に対する耐性があるように作製することができる。より容易に実現される、高抵抗となるバイアス電圧の供給により、高周波振幅の高さについての問題が生じることもある。本発明の高周波スイッチングトランジスタは、この問題に、遮断状態にて対処できる。ドレイン電圧およびソース電圧に対するゲート電圧の対称的な静電結合によって、上記チャネルが、各振幅の間に（０Ｖの始動電圧で）既に導通状態となる。このとき、上記各振幅は、ゲートソース間バイアス電圧の２倍となる。
高周波スイッチングトランジスタのようなアプリケーションのためには、図１Ａおよび図１Ｂのトランジスタは多くの場合十分ではない。したがって、図２に示すマルチゲート構造が代りに使用される。このようなマルチゲート構造２００は、図１Ａに示す高周波スイッチングトランジスタ１００と同じ構造である。しかしながら、マルチゲート構造２００が、中間補助領域２０４によって互いに直列接続されている複数のサブチャネル領域２０２を有している点が異なる。したがって、図１Ａ・図１Ｂに記載のチャネル領域１１２は、複数のサブチャネル領域２０２に分割されており、個々のサブチャネル領域２０２をソース領域１０８とドレイン領域１１０との間の中間補助領域２０４に直列接続することにより、複数のサブトランジスタが生じ、各サブトランジスタにおいて効果的な高周波振幅は、そのゲートの数に対して比例的に細分化され、その結果、可能な最大高周波振幅は、上記ゲートの数に対応して倍増する。
上記高周波トランジスタの作動形態は、以下のようにより詳細に説明できる。
十分に高い正の電圧が、基板端子領域１１８に対するドレインソース間電圧０Ｖ（負の基板バイアス電圧に対応する）と共に、サブトランジスタ２０６のｎソース接触部である接触端子１３８に印加されると、基板端子領域１１８の接触端子１３８と、ドレイン領域として機能するサブトランジスタ２０６の中間補助領域２０４と、ソース領域１０８との間の基板（領域）１０２とが、電荷キャリアの欠乏状態となる。
供給電圧よりも小さい低バイアス電圧が印加されている間は、この領域には既に電荷キャリアが全く無くなっているように、上記領域の各寸法（長さや厚さ）を決定しておくことが好ましい。基板は、非常に弱くｐドープされており（その結果、例えば、１センチメートルにつき特定の抵抗値ρ＞５００オームまたは１立方センチメートルにつきドーパント原子が１０13原子未満のドーパント濃度となる）、その結果、電位分布は、ｐおよびｎバリヤ領域にある空間電荷のみで決定される。
図３Ａは、例えば図１Ａ・図１Ｂに示すトランジスタでも生じる可能性のある、または、図２に示すサブトランジスタ２０６でも生じる可能性のある、特定のドレインソース間のドーピング特性を示す。なお、図３Ａおよび図４Ａにおける縦軸の数字は、ドーパント濃度またはドーピング濃度を示し、例えば１０20原子を２０と階乗数を示し、横軸は位置を示す。また、図３Ｂ、図３Ｃ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図５Ｃにおける縦軸は電位を示し、横軸は位置を示す。上記縦軸の電位は、中央をゼロとし、上方向を正、下方向を負とし、１目盛りが１Ｖである。
ここでは、線３０２は、ドレイン領域の方向でのソース領域のドーピング特性を示す。線３０４は、ドレイン領域の方向でのバリヤ領域１０４のドーピング特性を示す。線３０６は、ドレイン領域の方向でのチャネル領域の下側のドーピング特性を示す。線３０８は、ドレイン領域上に境界を有するバリヤ領域のドーパント特性を示す。線３１０は、ドレイン領域のドーパント特性を示す。
さらに、図３Ｂに、ソース領域とドレイン領域との間に電圧の無い（ＶDS＝０Ｖ）、遮断状態の電位曲線（線３１２）を示す。
図３Ｃに、−３ボルトの電圧（ＶBS）が、ソース領域と基板端子領域との間に印加される場合に、ドレイン領域における電圧を基準とするソース領域とドレイン領域との間の電位曲線（線３１４）を示す。
ｐドープされた２つのドーピング特性（バリヤ領域）によれば、それぞれ、電子放出に対するバリヤが、ドレイン電圧０ボルトのときに約１．０ボルトの電位曲線（図３Ｂに線３１２で示す電位曲線を参照）に示すように、基板領域に生成されていることがわかる。
上記電位曲線は、正の高いドレインソース間電圧では、左側で低減されており、また、負のドレインソース間電圧では、場貫通（field punch-through）によって右側で低減されている。５ボルトのドレインソース間電圧を有する図３Ｃに示す電位曲線（線３１４）では、上記電位曲線での電圧は、多くの場合、０．５ボルトまでに低減されている（図３Ｃの位置３１６を参照）。上記電圧でも、依然として、認識できるほどの電流が流れないという抑制効果を示す。
図３Ａに示すドーピング特性が図２に示すサブトランジスタ２０６のドーピング特性として使用されたとき、３つのゲートを有する図２に示すこのようなマルチゲート構造は、全体として、約１５ボルトの振幅を切り替えることが可能となる。上記約１５ボルトの振幅は、５０オームシステムでの２ワットを上回る電力に相当する。
図４に、正のソースバルク間電圧を有する基板端子領域１１８の正面のｎドープされた拡散特性の効果を示す。本実施の形態では、線４０２は、基板端子領域のドーパント濃度を示す。線４０４は、基板端子領域上に境界を有する、別のバリヤ領域のドーパント濃度を示す。線４０６は、基板のドーパント濃度を示す。線４０８は、バリヤ領域のドーパント濃度を示す。線４１０は、ドレイン領域のドーパント濃度を示す。
図４Ｂに線４１２で示すような、０ボルトのドレインソース間電圧では、基板領域１０２から、電子は右の方（ドレイン領域への方向）へ離れる方向へ移動し、ホールは左の方（ソース領域への方向）へ離れる方向へ移動する可能性がある。このことは、全ての正のドレインソース間電圧において当てはまる。
図４Ｃに線４１４で示すように、負の電圧がドレイン領域１１０に印加されれば、電位バリヤ（図４Ｃの位置４１６を参照）は、基板端子領域１１８に達する前の位置にて維持される。このような電位バリヤは、ホールが漏れて基板１０２へ戻ることを防止する。言い換えると、これは、上記電位バリヤが０．５ボルトよりも著しく低くない限り、上記防止を機能することを意味する。このことを確実にするため、ドレイン領域１１０と基板端子領域１１８との間の最短距離は、高周波信号の１５ボルトの振幅のときで約２μｍに維持されていることが必要がある。
３ボルトの正のバイアス電圧をゲートに印加し、ソース領域とドレイン領域との間に０ボルトのバイアス電圧を印加することによって導通状態が確立されると、バリヤ領域や別のキャリア領域において電荷キャリアが無い、ということがもはや確実でなくなる、という問題が生じる。上記各バリヤ領域は、非常にゆっくりとではあるが、逆電流によって、上記各バリヤ領域での多数キャリアによって満たされてしまう。
結果として生じる非線形のパラレル（並列的）な伝導性は、導通動作での挿入減衰を悪化させ、調波信号を生成する。たとえ導通状態のときにソース領域とドレイン領域との間に電圧がもはや生じなくなっても、基板に対するソース領域とドレイン領域との共通電圧振幅が維持される。上記共通電圧振幅は、フロー電流に比例するラインインピーダンスによって生成される。
導通状態のときでさえ上記各バリヤ領域でのキャリア欠乏状態を確実なものとする電位比率は、図５Ｂの線５０２にて図示されている。本実施形態では、導通状態において、図５Ａに線５０４で示すように、約１ボルトのバイアス電圧を、ソース領域とドレイン領域とに印加することが好ましい。したがって、図５Ｃでは、＋１６Ｖの電圧が基板端子領域とドレイン領域との間に印加され（同時に、１ボルトのソース領域およびドレイン領域のオフセット電圧が印加される）場合、電位曲線は、ドレイン領域と基板端子領域との間に線５０６によっても示されている。それぞれ１Ｖのオフセット電圧またはバイアス電圧は、有効ゲート電圧のために失われ、その結果、本実施形態では、挿入減衰が悪化する。しかしながら、上記調波信号の生成は回避されている。
導通状態での損失の問題を、回路技術によっても、つまり基板を高抵抗の状態にて接続することによって（例えば、基板領域を制御回路に対し高抵抗での接続によって）、解決することもできる。このことは、高周波基板電流の発生を回避できるという効果を有している。この場合、供給電圧を、ゲート制御のために完全に使用できる。
チャネルサイズの各寸法の決定は、ＭＯＳトランジスタのためにはできるだけ小さい方が好ましい。なぜなら、小さくできない場合は、必要な空間が大きくなりすぎるからである。最小のゲート長が、ドレインソース間の絶縁破壊電圧がドレインソース間の放射閾値電圧よりも低くなる場合に達成される。上記の場合では、２０ボルトトランジスタにおいて、約１．５μｍのドレインソース間隔である。図２に示すようなマルチゲート構造を使用する場合は、ドレインソース間隔を約０．５μｍにまで短縮できる。そのとき、上記場合での各ゲート幅は、典型的には２０００μｍである。
上記で既に詳しく説明したように、ＰＭＯＳトランジスタを使用することもできる。ｐドーピングとｎドーピングとを入れ替えることにより図１Ａに示すトランジスタも同様の結果となる。したがって、結果として生じる構造は、図１Ｂに記載されている。電子およびホールの各機能が対応して交換される場合は、ＰＭＯＳトランジスタの機能は同じように説明できる。
図６に、高周波電力スイッチとして使用可能な上記高周波スイッチングトランジスタを使用する高周波回路の回路図を示す。本実施の形態では、例えば図１Ａに記載の高周波スイッチングトランジスタ１００に基づいて構成された、高周波スイッチングトランジスタの直列回路が、第１高周波信号端子ＨＦＰ１と、第２高周波信号端子ＨＦＰ２との間に配置されている。
本実施形態では、例えば、第１高周波スイッチングトランジスタ１００ａのドレイン端子は、入力側の第１高周波信号端子ＨＦＰ１と接続されており、一方、第１高周波スイッチングトランジスタ１００ａのソース端子は、第２高周波スイッチングトランジスタ１００ｂのドレイン端子と接続されている。第２高周波スイッチングトランジスタ１００ｂのソース端子は、第３高周波スイッチングトランジスタ１００ｃのドレイン端子と接続されており、一方、第３高周波スイッチングトランジスタ１００ｃのソース端子は、第２高周波信号端子ＨＦＰ２と接続されている。本実施の形態では、各高周波スイッチングトランジスタ１００ａ〜１００ｃのソースまたはドレイン端子を交替してもよい。
さらに、言及した３つの高周波スイッチングトランジスタ１００ａ〜ｃのゲートは、それぞれ、抵抗器Ｒ１を介して基準ノード６０２と接続されている。基準ノード６０２に、例えば第１制御信号ＳＷを印加してもよい。本実施の形態では、抵抗器Ｒ１は、全て同じ値を有している必要はない。
第１〜第３高周波スイッチングトランジスタ１００ａ〜ｃのグループは、信号を第１高周波信号端子ＨＦＰ１〜第２高周波信号端子ＨＦＰ２へ「つなぐ」ための共通のスイッチとすることもできる。同様に、高周波スイッチングトランジスタ１００ｄ〜ｆのグループは、第２高周波信号端子ＨＦＰ２と第３高周波信号端子ＨＦＰ３との間に配置されていてもよく、第１〜第３高周波スイッチングトランジスタ１００ａ〜ｃのグループの接続性と同様に接続されている。
第１から第３高周波スイッチングトランジスタ１００ａ〜ｃによって形成される高周波スイッチに関連して、高周波スイッチングトランジスタ１００ｄ〜ｆによって形成されたさらなる高周波スイッチに、基準ノード６０２を介して入力される制御信号ＳＷに対して補完的な（逆の機能を指示する）制御信号ＳＷ＿が供給されてもよい。
このとき、高周波スイッチングトランジスタ１００ａ〜ｃを有する高周波スイッチが開放、つまり導通状態としたとき、高周波スイッチングトランジスタ１００ｄ〜ｆを有するさらなる高周波スイッチを閉鎖、つまり遮断状態とすることが可能であり、その逆も同様である。
第１高周波信号端子ＨＦＰ１と第２高周波信号端子ＨＦＰ２との間の絶縁性が改善されるように、高周波スイッチングトランジスタ１００ｄ〜ｆを有するさらなるスイッチが開放される場合は、第１高周波信号端子ＨＦＰ１と接地電位であるノード６０４との間に、分流スイッチが配置されていてもよい。
この分流スイッチは、図６に示すように、さらなる３つの高周波スイッチングトランジスタ１００ｇ〜ｉの直列回路によって実現されている。したがって、さらなる高周波スイッチングトランジスタ１００ｇ〜ｉの伝導性は、第１高周波信号端子ＨＦＰ１と第２高周波信号端子ＨＦＰ２との間の第１〜第３高周波スイッチングトランジスタ１００ａ〜ｃの伝導性と同等なものであってもよい。
同じく、さらなる高周波スイッチングトランジスタ１００ｇ〜ｉのゲートは、抵抗器Ｒ２を介して共通のノード６０３に接続されていてもよい。この共通のノード６０３には、補完的な制御信号ＳＷ＿が供給される。
また、上記共通のノード６０３は、さらなる高周波スイッチングトランジスタ１００ｇ〜ｉによって形成される分流スイッチによって開放（つまり導通）状態となり、かつ、第２高周波信号端子ＨＦＰ２と第３高周波信号端子ＨＦＰ３との間の高周波スイッチングトランジスタ１００ｄ〜ｆによって形成されるスイッチも開放状態となるとき、第１高周波信号端子ＨＦＰ１と第２高周波信号端子ＨＦＰ２との間の絶縁性が非常に改善される。
なぜなら、第１〜第３高周波スイッチングトランジスタ１００ａ〜ｃによって形成されるスイッチは閉鎖（遮断）状態となり、高周波スイッチングトランジスタ１００ｇ〜ｉによって形成される分流スイッチは開放されているからである。したがって、第１高周波信号端子ＨＦＰ１に印加された高周波信号は、ノード６０４を介して接地電位へ直接供給される。この場合、第１高周波信号端子ＨＦＰ１と第２高周波信号端子ＨＦＰ２との間の絶縁性が非常に改善される。
同じく、第２高周波信号端子ＨＦＰ２と第３高周波信号端子ＨＦＰ３との間の絶縁性を、第３高周波信号端子ＨＦＰ３と接地電位とに接続されているノード６０４との間にある、さらなる分流スイッチを設けることによって改善できる。なお、このさらなる分流スイッチは、第１分流スイッチと同様に構成されている。つまり、さらなる分流スイッチは、同じく図１Ａに示す実施形態に基づいて構成されているさらなる高周波スイッチングトランジスタ１００ｊ,ｋ,ｌの直列回路によって形成されている。
さらなる分流スイッチは、同じく、制御信号ＳＷによって切り替えられるので、第１高周波信号端子ＨＦＰ１と第２高周波信号端子ＨＦＰ２と間の第１スイッチと、第３高周波信号端子ＨＦＰ３とノード６０４の接地電位との間のさらなる分流スイッチとを同時に開放できる。この場合、第２高周波信号端子ＨＦＰ２と第３高周波信号端子ＨＦＰ３との間の絶縁性が改善される。
その上、共通の高周波信号端子ＨＦＰ２と、さらなる高周波信号端子（図６には示さず）との間の絶縁性の改善を実現することもできる。したがって、この場合は、共通の高周波信号端子ＨＦＰ２（第２高周波信号端子）とさらなる高周波信号端子との間に接続されているさらなるスイッチ（例えば、第１〜第３高周波スイッチングトランジスタ１００ａ〜ｃを有するスイッチ）を使用できる。さらに、第１分流スイッチと同様に構成されたさらなる分流スイッチを使用すれば、このさらなる高周波信号端子の絶縁性を改善できる。
しかしながら、共通の高周波信号端子に複数の高周波信号端子が接続されているこのような「マルチプレクサ」回路では、共通の高周波信号端子ＨＦＰ２と導通状態となる高周波信号端子はただ１つということを保証することが好ましい。
このことは、例えば、高周波スイッチングトランジスタ１００ａ〜ｃで構成されている第１スイッチを接続するだけではなく、例えば直列接続された３つの高周波スイッチングトランジスタを有し、さらなる制御信号によって第１高周波信号端子ＨＦＰ１と共通の高周波信号端子ＨＦＰ２との間を切り替えられるさらなるスイッチも接続することによって確実にすることができる。
同様に、さらなる分流スイッチは、対応する分流スイッチとの間で分流を行うように接続されてもよい。上記さらなる分流スイッチは、さらなる制御信号と接続されている。これにより、共通の高周波信号端子に接続された高周波信号端子からの信号は、全ての他の高周波信号端子が（直列接続された分流スイッチを介して）接地電位と接続されているときに、共通の高周波信号端子とだけ導通状態となるように切り替えられてもよい。
この場合、複数の高周波信号端子から共通の高周波周波数信号端子への切替が可能な「マルチプレクサ」回路が実現できるとともに、他の高周波信号端子を、共通の高周波信号端子から非常に良好に絶縁できる。
このような回路について、従来では、前述のＰＣＴ０３／０３２５３１などのような、ガリウムヒ素技術またはＳＯＳ基板の参照によって説明されてきた。しかしながら、例えば高抵抗シリコン基板に基づく本発明の高周波スイッチングトランジスタを使用すれば、このような回路を非常に改善できる。
さらに、より多くの各ポールを有するスイッチを説明することもできる。そのようなスイッチとしては、１〜８個の高周波信号端子が２つの共通の高周波信号端子（ポート）と接続されている回路や、実際のマルチプレクサや、スイッチのカスケード接続を含む複合スイッチや、または、４つの高周波信号端子に１つの高周波信号端子が接続されている、図６に示す高周波回路に基づく高周波回路が挙げられる。上記複合スイッチは、まず４つの高周波信号端子にそれぞれ１つの高周波信号端子が接続されており、次にこれらの４つの高周波信号端子（ポート）の１つにさらに１つのスイッチが接続されているようなスイッチのカスケード接続を含むものである。
さらに、上記高周波スイッチングトランジスタは、負の基板電圧（すなわち、図１に示す基板端子領域１１８と、ドレイン領域１１０の電位またはソース領域１０８の電位との間の負の電圧）によって操作されてもよい。
正の動作電圧から負の基板電圧を提供するための基板電圧生成器は、例えば、チャージポンプによって実現されてもよく、このチャージポンプは、図６に示す高周波回路を含む集積回路にも集積されてもよい。この集積回路は、必要なポンプ周波数を生成するための回路も含んでいてもよい。
その上、対応するチップは、スイッチングトランジスタおよび分流トランジスタを適切に制御するための論理回路を含んでいてもよい。本実施の形態で、負の電圧は、スイッチ「オフ」されたトランジスタのゲートにも印加される。しかしながら、この負の電圧の高さ（大きさ）は、基板バイアス電圧とは異なることが好ましい。
図７に、高周波電力スイッチとして使用できる高周波回路のさらなる回路図を示す。本実施の形態では、図７に示す回路図は、２つの各送信機入力部Ｔｘバンド１・Ｔｘｂａｎｄ２と、２つの各受信機入力部Ｒｘバンド１・Ｒｘバンド２とを備えている。
さらに、図７に示す回路図は、第１アンテナ（アンテナ１）のための端子と、第２アンテナ（アンテナ２）のための端子とを備えている。
第１スイッチ１を介して、第１送信機入力部（Ｔｘバンド１）または第２送信機入力部（Ｔｘバンド２）から送信機分枝部（Ｔｘ）へ信号を入力してもよい。第２スイッチを介して、図７の回路図の受信機分枝部（Ｒｘ）から第１受信端子（Ｒｘバンド１）または第２受信端子（Ｒｘバンド２）へ信号を印加してもよい。
さらに、伝送分枝部（Ｔｘ）からの信号を、第３スイッチを介して、第１アンテナ（アンテナ１）または第２アンテナ（アンテナ２）へ供給してもよい。第１または第２アンテナの他方は、第４スイッチを介して、受信機分枝部（Ｒｘ）と連結されている。したがって、第１アンテナ（アンテナ１）または第２アンテナ（アンテナ２）へ信号を分離できるとともに、送信機または受信機分枝部の間での好ましい分離も行える。
本実施の形態では、図７に示す各スイッチ１〜４は本発明の高周波スイッチングトランジスタの１つまたは複数によって実現されていてもよい、ということを考慮されるべきであろう。特に、例えば第１スイッチは、送信機分枝部（Ｔｘ）と第１送信機端子（Ｔｘバンド２）との間に配置されていてもよい。
また、上記配置は、１つまたは複数の開回路の本発明の高周波スイッチングトランジスタからなる１つまたは本発明の複数の高周波スイッチングトランジスタの直列回路を、第１送信機端子（Ｔｘバンド１）と送信機分枝部（Ｔｘ）との間に配置することであってもよい。
この場合、このような「スイッチ回路」の制御は、このようなトランジスタ（またはトランジスタの直列回路）が第１送信機端子（Ｔｘバンド１）と送信機分枝部（Ｔｘ）との間に信号によって接続され、一方、（例えば、各逆信号では）トランジスタ（またはトランジスタの直列回路）は、第２送信機端子（Ｔｘｂａｎｄ２）と送信機分枝部（Ｔｘ）との間で遮断されるよう設計してもよい。同様の接続を、第２スイッチ、第３スイッチおよび第４スイッチのために使用することもできる。
４つの端子間のこのような配置は、さらなる回路図として例示的に図８に記載されている。本実施の形態では、端子ＲＦ１は例えば、図７の送信機分枝部Ｔｘに相当し、端子ＲＦ３は受信機分枝部Ｒｘに相当し、端子ＲＦ２は第２アンテナ（アンテナ２）用の端子に相当し、端子ＲＦ４は図７の第１アンテナ（アンテナ１）用の端子に相当している。
したがって、第３スイッチは、制御信号ＣＴＬ１または逆制御信号ＣＴＬ１バーによって制御され、トランジスタＦＥＴ１４Ａ〜ＦＥＴ１４Ｃ、および、トランジスタＦＥＴ１１Ａ〜ＦＥＴ１１Ｃによってそれぞれ実現されてもよい。
このことは、トランジスタ鎖ＦＥＴ１１Ａ〜ＦＥＴ１１Ｃが導通状態となっている間、すなわち、信号が端子ＲＦ１から端子ＲＦ２に接続されている間は、トランジスタ鎖ＦＥＴ１４Ａ〜ＦＥＴ１４Ｃは遮断されており、したがって、端子ＲＦ１と端子ＲＦ４との間の接続分枝部は切断状態となっている、ということを意味する。
同様に、このことは、端子ＲＦ３と端子ＲＦ４との間のトランジスタ鎖ＦＥＴ１３Ａ−ＦＥＴ１３Ｃ、および、端子ＲＦ３と端子ＲＦ２との間のトランジスタ鎖ＦＥＴ１２Ａ〜ＦＥＴ１２Ｃに適用される。
同じく、トランジスタ鎖が信号ＣＴＬ１によってトランジスタＦＥＴ１３Ａ〜ＦＥＴ１３Ｃに接続されていれば、同じく、逆制御信号ＣＴＬ１バーによる、トランジスタＦＥＴ１２Ａ〜ＦＥＴ１２Ｃを有するトランジスタ鎖を介した端子ＲＦ３と端子ＲＦ２との間の接続は、開放されている、すなわち、端子ＲＦ３と端子ＲＦ２との間の接続は切断されている。
トランジスタＦＥＴ１３Ａ〜ＦＥＴ１３ＣおよびＦＥＴ１２Ａ〜ＦＥＴ１２Ｃを有するトランジスタ鎖を制御するために、同じ制御信号ＣＴＬ１が、前述した形態にて、端子ＲＦ１と端子ＲＦ４との間、および、端子ＲＦ１と端子ＲＦ２との間のトランジスタ鎖を制御するために使用されるならば、したがって、端子ＲＦ１から端子ＲＦ２へ信号を接続している間に、同時に信号が端子ＲＦ３から端子ＲＦ４へ切り替えられ、その間、端子ＲＦ１と端子ＲＦ４との間および端子ＲＦ３と端子ＲＦ２との間の接続は切断されている。
このとき、同じく、本発明の高周波スイッチングトランジスタをスイッチング素子として使用する場合は、離れている各信号端子間の絶縁性を非常に良好にできる。
端子ＲＦ１がトランジスタまたはトランジスタＦＥＴ１５Ａ〜ＦＥＴ１５Ｃを有するトランジスタ鎖を介して、接地電位端子と接続されており、端子ＲＦ３がトランジスタまたはトランジスタＦＥＴ１６Ａ〜ＦＥＴ１６Ｃを有するトランジスタ鎖を介して接地電位と接続されており、端子ＲＦ１と接地電位との間のトランジスタ鎖の制御が第２制御信号ＣＴＬ２によって行なわれ、端子ＲＦ３と接地電位との間のトランジスタ鎖の制御が逆第２制御信号ＣＴＬ２バーによって行なわれる場合は、絶縁性のさらなる改善が可能である。この場合は、端子ＲＦ１と接地電位との間が伝導性接続が導通状態となっている一方、接地電位と端子ＲＦ３との間の伝導性接続は切断されており、またはその逆も同様である。
ソース領域とドレイン領域との間に基板に対する注入バリヤが設けられている高周波スイッチングトランジスタの本実施の一形態を示す概略要部断面図である。 ソース領域とドレイン領域との間に基板に対する注入バリヤが設けられている高周波スイッチングトランジスタの本実施の他の形態を示す概略要部断面図である。 複数のゲート電極を有する高周波スイッチングトランジスタの本実施のさらに他の形態を示す概略要部断面図である。 本実施の形態に係る高周波スイッチングトランジスタに関する、遮断状態でのソース領域とドレイン領域との間の基板領域におけるドーピング特性の一例を示すグラフである。 上記高周波スイッチングトランジスタに関する、遮断状態でのソース領域とドレイン領域との間の基板領域における電位曲線の一例を示すグラフである。 上記高周波スイッチングトランジスタに関する、遮断状態でのソース領域とドレイン領域との間の基板領域における電位曲線の他の例を示すグラフである。 本実施の形態に係る高周波スイッチングトランジスタに関する、遮断状態での、ドレイン領域と基板端子領域との間のドーパント特性の一例を示すグラフである。 上記高周波スイッチングトランジスタに関する、遮断状態での、ドレイン領域と基板端子領域との間の電位曲線の一例を示すグラフである。 上記高周波スイッチングトランジスタに関する、遮断状態での、ドレイン領域と基板端子領域との間の電位曲線の他の例を示すグラフである。 本実施の形態に係る高周波スイッチングトランジスタに関する、導通状態での、ドレイン領域と基板端子領域との間の電位曲線の一例を示すグラフである。 上記高周波スイッチングトランジスタに関する、導通状態での、ドレイン領域と基板端子領域との間の電位曲線の他の例を示すグラフである。 上記高周波スイッチングトランジスタに関する、導通状態での、ドレイン領域と基板端子領域との間の電位曲線のさらに他の例を示すグラフである。 本発明に係る、高周波電力スイッチとして使用できる高周波回路の回路図である。 本発明に係る、高周波電力スイッチとして使用できる高周波スイッチの他の回路図である。 本発明に係る、高周波電力スイッチとして使用できる高周波回路の他の回路図である。
符号の説明
１００ 高周波スイッチングトランジスタ
１０２ 基板
１０４ バリヤ領域
１０６ 別のバリヤ領域
１０８ ソース領域
１１０ ドレイン領域
１１２ チャネル領域
１１４ 絶縁領域
１１６ ゲート電極
１１８ 基板端子領域
１２０ 被覆層
１２２ 基板１０２の表面
１２４ 別のバリヤ領域１０６の表面
１２６ 基板端子領域１１８の表面
１２８ バリヤ領域１０４の表面
１３０ ドレイン領域１１０の表面
１３２ 絶縁領域１１４とゲート電極１１６との側面
１３４ 絶縁領域１１４の表面
１３６ ソース領域１０８の表面
１３８ 端子接触部
２００ マルチゲート構造
２０２ サブチャネル領域
２０４ 補助構造
２０６ サブトランジスタ
３０２ ソース領域１０８のドーパント濃度
３０４ バリヤ領域１０４のドーパント濃度
３０６ 基板１０２のドーパント濃度
３０８ バリヤ領域１０４のドーパント濃度
３１０ ドレイン領域１１０のドーパント濃度
３１２ ソースドレイン間領域との間の電位曲線
３１４ ソースとドレイン端子領域との間に電圧を印加した場合のソースとドレイン領域との間の電位曲線
３１６ 電位曲線３１２の注入張りや位置
４０２ 基板端子領域１１８のドーパント濃度
４０４ 別のバリヤ領域１０６のドーパント濃度
４０６ 基板１０２のドーパント濃度
４０８ バリヤ領域１０４のドーパント濃度
４１０ ドレイン領域１１０のドーパント濃度
４１２ 基板端子領域とソース領域との間に電圧を印加した場合の基板端子領域１１８とドレイン領域１１０との間の電位曲線
４１４ 基板端子領域とソース領域との間に電圧を印加した場合の基板端子領域１１８とドレイン領域１１０との間の電位曲線
４１６ 電位曲線４１４の注入（電位）バリヤ位置
５０２ 基板端子領域とドレイン領域との間に電圧を印加した場合の基板端子領域１１８とドレイン領域１１０との間の電位曲線
５０４ 基板端子領域とドレイン領域との間に電圧を印加した場合の基板端子領域１１８とドレイン領域１１０との間の電位曲線
５０６ 基板端子領域とドレイン領域との間に電圧を印加した場合の基板端子領域１１８とドレイン領域１１０との間の電位曲線

Claims (32)

  1. 基板ドーパント濃度を有する基板（１０２）と、
    上記基板（１０２）上に境界を有し、第１伝導型であり、上記基板ドーパント濃度よりも高いバリヤ領域ドーパント濃度を有するバリヤ領域（１０４）と、
    上記バリヤ領域（１０４）に埋設され、上記第１伝導型とは異なる第２伝導型であり、上記バリヤ領域ドーパント濃度よりも高いソース領域ドーパント濃度を有するソース領域（１０８）と、
    上記バリヤ領域（１０４）に埋設されており、上記ソース領域（１０８）からはオフセットして配置されて、上記第２伝導型であり、上記バリヤ領域ドーパント濃度よりも高いドーパント濃度を有するドレイン領域（１１０）と、
    上記ソース領域（１０８）と上記ドレイン領域（１１０）との間に延び、上記バリヤ領域（１０４）のサブ領域を含むチャネル領域（１１２）と、
    上記チャネル領域（１１２）を覆い、上記チャネル領域とゲート電極（１１６）との間に配置されている絶縁領域（１１４）と、を備える高周波スイッチングトランジスタ（１００；２００）。
  2. さらに、上記第２伝導型であり、上記基板ドーパント濃度よりも高いドーパント濃度を有している別のバリヤ領域（１０６）と、
    上記別のバリヤ領域（１０６）に埋設され、上記第１伝導型であり、上記別のバリヤ領域（１０６）のドーパント濃度よりも高い基板端子領域ドーパント濃度を有する基板端子領域（１１８）と、をさらに備える請求項１に記載の高周波スイッチングトランジスタ（１００；２００）。
  3. 上記第１伝導型はｐドープされた半導体材料を含み、上記第２伝導型はｎドープされた半導体材料を含む、請求項１または２に記載の高周波スイッチングトランジスタ（１００；２００）。
  4. 上記第１伝導型はｎドープされた半導体材料を含み、上記第２伝導型はｐドープされた半導体材料を含む、請求項１または２に記載の高周波スイッチングトランジスタ（１００；２００）。
  5. 上記基板ドーパント濃度は、１立方センチメートルにつきドーパント原子が１０14原子未満である、請求項１〜４の何れか１項に記載の高周波スイッチングトランジスタ。
  6. 上記ドレイン領域ドーパント濃度、上記ソース領域ドーパント濃度または上記基板端子領域ドーパント濃度は、１立方センチメートルにつきドーパント原子が１０18原子を上回る、請求項１〜５の何れか１項に記載の高周波スイッチングトランジスタ（１００；２００）。
  7. 上記バリヤ領域ドーパント濃度または上記別のバリヤ領域のドーパント濃度は、１立方センチメートルにつきドーパント原子が１０14〜１０18原子の範囲である、請求項１〜６の何れか１項に記載の高周波スイッチングトランジスタ（１００；２００）。
  8. 上記ドレイン領域（１１０）と上記基板（１０２）との間の上記バリヤ領域（１０４）の厚み、または、上記ソース領域（１０８）と上記基板（１０２）との間の上記バリヤ領域（１０４）の厚みは、０．０５μｍ〜１μｍの値の範囲内である、請求項１〜７の何れか１項に記載の高周波スイッチングトランジスタ（１００；２００）。
  9. 上記基板（１０２）と上記基板端子領域（１０８）との間の上記別のバリヤ領域（１０６）の厚みは、０．０５〜１μｍの値の範囲内である、請求項２〜８の請求項２に従属する請求項の１つに記載の高周波スイッチングトランジスタ（１００；２００）。
  10. 上記チャネル領域（１１２）は、上記ソース領域（１０８）と上記ドレイン領域（１１０）との間に直列に配置されている複数のサブチャネル領域（２０２）を備え、
    上記絶縁領域（１１４）は、複数のサブ絶縁領域を備え、
    上記ゲート電極（１１６）は、複数のサブゲート電極を備え、
    上記複数の各サブ絶縁領域は、上記複数の各サブチャネル領域（２０２）をそれぞれ覆い、
    上記複数の各サブ絶縁領域は、それぞれ対応する上記サブチャネル領域（２０２）および上記サブゲート電極との間に配置されている、請求項１〜９の何れか１項に記載の高周波スイッチングトランジスタ（１００；２００）。
  11. 上記ドレイン領域（１１０）と上記基板端子領域（１１８）との間隔は、少なくとも１μｍである、請求項２〜１０の請求項２に従属する請求項の何れか１項に記載の高周波スイッチングトランジスタ（２００）。
  12. 上記サブチャネル領域は、最短で０．１μｍである、請求項１０に記載の高周波スイッチングトランジスタ（２００）。
  13. 上記チャネル領域の幅は、１００μｍ〜５００μｍの値の範囲内である、請求項１２に記載の高周波スイッチングトランジスタ（１００；２００）。
  14. 請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタ（１００；２００）を有するスイッチと、
    制御信号に応じてスイッチを開閉するように形成されている制御回路とを備え、
    上記制御回路は、さらに、上記ゲート電極（１１４）にスイッチを開くための電位を供給し、上記ソース領域（１０８）と上記ドレイン領域（１１０）との間の電流フローをイネーブルするように形成されている、高周波回路。
  15. 上記制御回路は、上記スイッチが開放される場合に、上記基板（１０２）に対する、上記ソース領域（１０８）および上記ドレイン領域（１１０）との間にオフセット電圧を印加するように形成されている、請求項１４に記載の高周波回路。
  16. 上記スイッチは、請求項２に記載の高周波スイッチングトランジスタ（２００）であり、
    上記制御回路は、上記基板端子領域（１１８）と直列に接続されている抵抗器を使用して、上記基板端子領域（１１８）に電位を供給するようにさらに形成されている、請求項１４に記載の高周波回路。
  17. 請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを有する高周波回路であって、
    上記高周波スイッチングトランジスタ（１００；２００）の上記基板（１０２）に、上記ソース領域（１０８）および上記ドレイン領域（１１０）に対するオフセット電圧を供給するように形成されている、高周波回路。
  18. 上記オフセット電圧を生成するように形成された部分回路をさらに備える、請求項１７に記載の高周波回路。
  19. ゲートは、抵抗器（Ｒ１）を介してノード（６０２）と接続されており、
    抵抗器は、回路と接続されており、
    回路は、高周波スイッチングトランジスタ（１００ａ）を開放または閉鎖するための電圧をゲート電極（１１６）に供給するように形成されている、請求項１７または１８に記載の高周波回路。
  20. 上記高周波スイッチングトランジスタの上記ソース領域（１０８）は、第１抵抗器を介して電位端子と接続されており、
    上記高周波スイッチングトランジスタの上記ドレイン領域（１１０）は、第２抵抗器を介して上記電位端子と接続されている、請求項１４〜１９の何れか１項に記載の高周波回路。
  21. 上記電位端子は、高周波回路の接地端子と接続されている、請求項２０に記載の高周波回路。
  22. 上記高周波スイッチングトランジスタ（１００ａ，１００ｂ，１００ｃ）は、第１高周波信号端子（ＨＦＰ１）と第２高周波信号端子（ＨＦＰ２）との間の高周波回路の第１分枝部に配置されている、請求項１７〜２１の何れか１項に記載の高周波回路。
  23. 第２高周波スイッチングトランジスタ（１００ｂ）は、上記第１高周波スイッチングトランジスタ（１００ａ）と直列に、第１高周波信号端子（ＨＦＰ１）と第２高周波信号端子（ＨＦＰ２）との間に接続されている、請求項２２に記載の高周波回路。
  24. 第１および第２高周波信号端子（ＨＦＰ１，ＨＦＰ２）は、第１分枝部において、高周波スイッチングトランジスタ（１００ａ）または高周波スイッチングトランジスタ（１００ａ，１００ｂ，１００ｃ）の直列回路を介して接続されており、
    上記第１高周波信号端子（ＨＦＰ１）は、第２分枝部（１００ｇ，１００ｈ，１００ｉ，６０３）を介して定電位用の電位端子（６０４）と接続されており、
    上記第２分枝部は、さらなる高周波スイッチングトランジスタ（１００ｇ）または複数のさらなるトランジスタ（１００ｇ，１００ｈ，１００ｉ）の直列回路を含み、
    高周波トランジスタ（１００ａ）または直列回路（１００ａ，１００ｂ，１００ｃ）が第１および第２高周波信号端子（ＨＦＰ１，ＨＦＰ２）の間を導通状態に切り替えていない場合は、さらなる高周波スイッチングトランジスタ（１００ｇ）またはさらなる高周波スイッチングトランジスタ（１００ｇ，１００ｈ，１００ｉ）の直列回路を導通状態に切り替えるように形成されており、
    高周波トランジスタ（１００ａ）または直列回路（１００ａ，１００ｂ，１００ｃ）が第１および第２高周波信号端子（ＨＦＰ１，ＨＦＰ２）の間を導通状態となっている場合は、さらなる高周波スイッチングトランジスタ（１００ｇ）またはさらなる高周波トランジスタ（１００ｇ，１００ｈ，１００ｉ）の直列回路を遮断するように、さらに形成されている、請求項１４〜２３の何れか１項に記載の高周波回路。
  25. 上記電位端子（６０４）の定電位は、回路の接地電位である、請求項２４に記載の高周波回路。
  26. 少なくとも１つのさらなる高周波スイッチングトランジスタ（１００ｄ）、または、第３分枝部（１００ｄ，１００ｅ，１００ｆ）に配置されている高周波スイッチングトランジスタ（１００ｄ，１００ｅ，１００ｆ）の直列回路をさらに備え、
    第２高周波信号端子（ＨＦＰ２）は、第３分枝部（１００ｄ，１００ｅ，１００ｆ）を介して、第３高周波信号端子（ＨＦＰ３）と接続されている、請求項２２に記載の高周波回路。
  27. 上記第３高周波信号端子（ＨＦＰ３）を定電位用のさらなる電位端子と接続する高周波回路の第４分枝部をさらに備え、
    上記第４分枝部は、高周波スイッチングトランジスタ（１００ｊ）または直列回路（１００ｊ，１００ｋ，１００ｌ）を備えている、請求項２６に記載の高周波回路。
  28. さらに、制御回路を備え、
    上記制御回路は、第１スイッチング状態（ＳＷ）では、第１および第４分枝部の高周波スイッチングトランジスタのうちのそれぞれ１つの高周波スイッチングトランジスタを導通状態とし、
    その間は、第２および第３分枝部の高周波スイッチングトランジスタのうちのそれぞれ１つの高周波スイッチングトランジスタを遮断（ＳＷ＿）するように形成されており、
    または、
    第２スイッチング状態（ＳＷ）では、第２および第３分枝部の高周波スイッチングトランジスタのうちのそれぞれ１つの高周波スイッチングトランジスタを導通状態と、
    その間は、第１および第４分枝部の高周波スイッチングトランジスタのうちのそれぞれ１つの高周波スイッチングトランジスタを遮断（ＳＷ＿）するように形成されている、請求項２７に記載の高周波回路。
  29. 少なくとも１つの高周波スイッチングトランジスタ（１００ｄ）は、第２分枝部と第３分枝部との接触点と、第３高周波信号端子（ＨＦＰ３）との間に配置されている、請求項２７または２８に記載の高周波回路。
  30. 第１端子（ＲＦ１）と、第２端子（ＲＦ２）と、第３端子（ＲＦ３）と、第４端子（ＲＦ４）とを備える高周波回路であって、
    第１信号（Ｔｘ）を第１端子（ＲＦ１）から第２端子（ＲＦ２）へ、または、第１端子（ＲＦ１）から第４端子（ＲＦ４）へ切り替えるように形成されている第１スイッチ（３）と、
    第２信号（Ｒｘ）を第３端子（ＲＦ３）から第２端子（ＲＦ２）へ、または、第３端子（ＲＦ３）から第４端子（ＲＦ４）へ切り替えるように形成されている第２スイッチ（４）とを備え、
    上記第１スイッチ（３）は、
    第１端子（ＲＦ１）と第２端子（ＲＦ２）との間に接続されている、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを第１高周波スイッチングトランジスタとして有する第１スイッチング素子と、
    第１端子（ＲＦ１）と第４端子（ＲＦ４）との間に接続されている、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを第２高周波スイッチングトランジスタとして有する第２スイッチング素子と、を備え、
    上記第２スイッチは、
    第３端子（ＲＦ３）と第２端子（ＲＦ２）との間に接続されている、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを第３高周波トランジスタ（ＦＥＴ１２Ａ）として有する第３スイッチング素子と、
    第３端子（ＲＦ３）と第４端子（ＲＦ４）との間に接続されている、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを第４高周波スイッチングトランジスタ（ＦＥＴ１３Ａ）として有する第４スイッチング素子と、を備え、
    第１、第２、第３および第４高周波スイッチングトランジスタは、
    第１高周波スイッチングトランジスタが開放されている場合、第４高周波スイッチングトランジスタも開放されており、
    第１高周波スイッチングトランジスタが閉鎖されている場合、第４高周波スイッチングトランジスタも閉鎖されており、
    第２高周波スイッチングトランジスタが開放されている場合、第３高周波スイッチングトランジスタも開放されており、
    高周波スイッチングトランジスタが閉鎖されている場合、第３高周波スイッチングトランジスタも閉鎖されているように制御可能である、高周波回路。
  31. 上記第１、第２、第３および第４スイッチング素子は、それぞれ、１つの直列回路を備え、
    上記直列回路の複数の高周波スイッチングトランジスタの各々は、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタである、請求項３０に記載の高周波回路。
  32. 上記第１端子（ＲＦ１）は、第５スイッチング素子（ＦＥＴ１５Ａ〜ＦＥＴ１５Ｃ）を介して接地と接続可能であり、
    上記第３端子（ＲＦ３）は、第６スイッチング素子（ＦＥＴ１６Ａ〜ＦＥＴ１６Ｃ）を介して接地と接続可能であり、
    上記第５および第６スイッチング素子は、請求項１〜１３の何れか１項に記載の高周波スイッチングトランジスタを備え、
    上記第５および第６スイッチング素子を制御するために、
    上記第５スイッチング素子の高周波スイッチングトランジスタが閉鎖される場合は、上記第６スイッチング素子の高周波スイッチングトランジスタが開放され、
    上記第５スイッチング素子の高周波スイッチングトランジスタが開放される場合は、上記第６スイッチング素子の高周波スイッチングトランジスタが閉鎖されるように形成されている、請求項３０または３１に記載の高周波回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430786B2 (en) 2019-03-15 2022-08-30 Murata Manufacturing Co., Ltd Switch circuit, high-frequency module, and communication apparatus

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7515882B2 (en) * 2002-12-17 2009-04-07 Kelcourse Mark F Apparatus, methods and articles of manufacture for a multi-band switch
US7869770B2 (en) * 2002-12-17 2011-01-11 M/A-Com Technology Solutions Holdings, Inc. Apparatus, methods and articles of manufacture for a multi-band switch
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
DE102005049247B4 (de) * 2004-11-05 2018-06-07 Infineon Technologies Ag Hochfrequenzschalttransistor und Hochfrequenzschaltung
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7768278B2 (en) * 2007-02-14 2010-08-03 Verigy (Singapore) Pte. Ltd. High impedance, high parallelism, high temperature memory test system architecture
US7348791B1 (en) 2007-03-14 2008-03-25 Silicon Test System, Inc. High voltage, high frequency, high reliability, high density, high temperature automated test equipment (ATE) switch design
US7759729B2 (en) * 2008-02-07 2010-07-20 International Business Machines Corporation Metal-oxide-semiconductor device including an energy filter
US8270131B2 (en) 2009-07-31 2012-09-18 Infineon Technologies Ag Electrostatic discharge protection element and electrostatic discharge protection chip and method of producing the same
US9570974B2 (en) 2010-02-12 2017-02-14 Infineon Technologies Ag High-frequency switching circuit
US8326234B2 (en) 2010-02-12 2012-12-04 Infineon Technologies Ag High frequency switching circuit and method for determining a power of a high frequency signal
US8279019B2 (en) 2010-05-10 2012-10-02 Mediatek Singapore Pte. Ltd. Millimeter-wave switches and attenuators
US9136838B2 (en) * 2010-09-21 2015-09-15 Dsp Group Ltd. RF switch implementation in CMOS process
US20130252562A1 (en) * 2010-09-21 2013-09-26 Dsp Group, Ltd. High power high isolation low current cmos rf switch
US20130029614A1 (en) * 2011-07-29 2013-01-31 Samsung Electro-Mechanics Company Systems, Methods, and Apparatuses for Negative-Charge-Pump-Based Antenna Switch Controllers Utilizing Battery Supplies
US8587361B2 (en) 2011-09-28 2013-11-19 Infineon Technologies Ag RF switch circuit including a series connection of a plurality of transistors, RF switch including an RF switch circuit and method for switching RF signals
JP2013115790A (ja) * 2011-12-01 2013-06-10 Toshiba Corp 高周波半導体スイッチ、端末装置
US9590119B2 (en) * 2012-01-13 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
US9984917B2 (en) 2014-05-21 2018-05-29 Infineon Technologies Ag Semiconductor device with an interconnect and a method for manufacturing thereof
KR102624466B1 (ko) * 2017-01-12 2024-01-15 삼성전자주식회사 다중 대역 안테나를 구비한 전자 장치 및 다중 대역 안테나를 구비한 전자 장치에서 스위칭 방법
US10333510B2 (en) 2017-07-07 2019-06-25 Infineon Tehcnologies Ag System and method for biasing an RF switch
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
CN117854565A (zh) * 2022-09-29 2024-04-09 长鑫存储技术有限公司 反熔丝电路、结构、阵列、编程方法及存储器
CN117997317B (zh) * 2024-04-03 2024-06-21 上海安其威微电子科技有限公司 一种开关模块及其控制方法、存储介质和器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04113634A (ja) * 1990-09-03 1992-04-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH054521U (ja) * 1991-06-26 1993-01-22 三洋電機株式会社 絶縁ゲート型電界効果トランジスタ
JPH07312423A (ja) * 1994-05-17 1995-11-28 Hitachi Ltd Ｍｉｓ型半導体装置
JPH0878682A (ja) * 1994-07-08 1996-03-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH08167712A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 半導体装置およびｉｃ
JP2002530873A (ja) * 1998-11-16 2002-09-17 サンダーバード・テクノロジーズ，インコーポレイテッド オフセット・ドレイン型フェルミ閾値電界効果トランジスタ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
JP2687890B2 (ja) 1994-08-01 1997-12-08 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
JP3332194B2 (ja) 1995-08-10 2002-10-07 ソニー株式会社 スイツチ半導体集積回路及び通信端末装置
US5777530A (en) 1996-01-31 1998-07-07 Matsushita Electric Industrial Co., Ltd. Switch attenuator
JPH11136111A (ja) * 1997-10-30 1999-05-21 Sony Corp 高周波回路
WO1999046859A1 (de) 1998-03-11 1999-09-16 Infineon Technologies Ag Integrierter schaltkreis für mobilfunk- und mobiltelefonanlagen
DE19944488A1 (de) 1999-09-16 2001-04-19 Infineon Technologies Ag ESD-Schutzanordnung für Signaleingänge und -ausgänge mit Überspannungstoleranz
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6707115B2 (en) 2001-04-16 2004-03-16 Airip Corporation Transistor with minimal hot electron injection
US6723978B1 (en) 2001-10-05 2004-04-20 Lockheed Martin Corporation Fiber optic conversion system and method
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP2003249561A (ja) * 2002-02-25 2003-09-05 Mitsubishi Electric Corp 半導体装置
US6853235B2 (en) * 2002-04-26 2005-02-08 Matsushita Electric Industrial Co., Ltd. High frequency switch, amplifying circuit, and mobile communication terminal
EP1542287B1 (en) 2003-12-09 2012-02-01 Infineon Technologies AG High-frequency bipolar transistor
US7247926B2 (en) 2003-12-09 2007-07-24 Infineon Technologies Ag High-frequency switching transistor
DE102005049247B4 (de) * 2004-11-05 2018-06-07 Infineon Technologies Ag Hochfrequenzschalttransistor und Hochfrequenzschaltung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04113634A (ja) * 1990-09-03 1992-04-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH054521U (ja) * 1991-06-26 1993-01-22 三洋電機株式会社 絶縁ゲート型電界効果トランジスタ
JPH07312423A (ja) * 1994-05-17 1995-11-28 Hitachi Ltd Ｍｉｓ型半導体装置
JPH0878682A (ja) * 1994-07-08 1996-03-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH08167712A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 半導体装置およびｉｃ
JP2002530873A (ja) * 1998-11-16 2002-09-17 サンダーバード・テクノロジーズ，インコーポレイテッド オフセット・ドレイン型フェルミ閾値電界効果トランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430786B2 (en) 2019-03-15 2022-08-30 Murata Manufacturing Co., Ltd Switch circuit, high-frequency module, and communication apparatus

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