JPH0226034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0226034A JPH0226034A JP17661488A JP17661488A JPH0226034A JP H0226034 A JPH0226034 A JP H0226034A JP 17661488 A JP17661488 A JP 17661488A JP 17661488 A JP17661488 A JP 17661488A JP H0226034 A JPH0226034 A JP H0226034A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁ゲート
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
型電界効果トランジスタを有する半導体装置の製造方法
に関する。
絶縁ゲート型電界効果トランジスタの微細化にともない
発生するホットエレクトロンによる特性。
発生するホットエレクトロンによる特性。
変動やパンチスルー等を回避するために、ゲート電極の
側壁部に形成したマスク層を使用して拡散領域の不純物
濃度を部分的に変えることにより、ドレイン領域の電界
を緩和させる方法がある。
側壁部に形成したマスク層を使用して拡散領域の不純物
濃度を部分的に変えることにより、ドレイン領域の電界
を緩和させる方法がある。
第２図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第２図（ａ）に示すように、Ｐ型シリコン基板１の上に
選択的にフィールド絶縁膜を設けて素子形成領域を区画
し、前記素子形成領域の表面にゲート酸化膜３を形成す
る。次に、ゲート酸化膜３を含む表面に多結晶シリコン
層を堆積し、これをｊｘ択的にエツチングしてゲート電
極４を形成する。次に、ゲート電極４及びフィールド酸
化膜３をマスクとしてリンイオンをドーズ量１０ ”ｃ
ｍ−”でイオン注入し前記素子形成領域内に低濃度のＮ
−型拡散領域６を形成する０次に、全面にＣＶＤ法によ
り酸化シリコン膜１３を０．３μｍの厚さに堆積する。
選択的にフィールド絶縁膜を設けて素子形成領域を区画
し、前記素子形成領域の表面にゲート酸化膜３を形成す
る。次に、ゲート酸化膜３を含む表面に多結晶シリコン
層を堆積し、これをｊｘ択的にエツチングしてゲート電
極４を形成する。次に、ゲート電極４及びフィールド酸
化膜３をマスクとしてリンイオンをドーズ量１０ ”ｃ
ｍ−”でイオン注入し前記素子形成領域内に低濃度のＮ
−型拡散領域６を形成する０次に、全面にＣＶＤ法によ
り酸化シリコン膜１３を０．３μｍの厚さに堆積する。
次に、第２図（ｂ）に示すように、反応性イオンエツチ
ング法により全面を異方性エツチングしてゲート電極４
の側壁部にのみ酸化シリコン膜１３を残す。次に、酸化
シリコン膜１３に整合して前記素子形成領域内にヒ素イ
オンをドーズ量］、 ０１５ｃｍ−２でイオン注入し、
Ｎ−型拡散領域６と接続する高濃度のＮ＋型拡散領域９
を形成する。
ング法により全面を異方性エツチングしてゲート電極４
の側壁部にのみ酸化シリコン膜１３を残す。次に、酸化
シリコン膜１３に整合して前記素子形成領域内にヒ素イ
オンをドーズ量］、 ０１５ｃｍ−２でイオン注入し、
Ｎ−型拡散領域６と接続する高濃度のＮ＋型拡散領域９
を形成する。
次に、第２図（ｃ）に示すように、゛全面に酸化シリコ
ン膜１４を堆積し、コンタクト用の開孔部１１を設け、
開孔部１１のＮ＋型拡散領域９と接続するアルミニウム
電極１２を選択的に設けてＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置を構成
する。
ン膜１４を堆積し、コンタクト用の開孔部１１を設け、
開孔部１１のＮ＋型拡散領域９と接続するアルミニウム
電極１２を選択的に設けてＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置を構成
する。
上述した従来の半導体装置の製造方法は、酸化シリコン
膜を異方性エツチングしてゲート電極の側壁部にのみ酸
化シリコン膜を残存させる工程で、前記側壁部以外の酸
化シリコン膜を完全に除去しようとして過剰なエツチン
グを行う、このため、素子形成領域上のゲート酸化膜が
除去された後もエツチングを続行することになり、素子
形成領域の表面がエツチング雰囲気にさらされ、素子形
成領域内に欠陥が導入される。このように欠陥を内在さ
せた状態で引き続き製造工程を進めて半導体装置が形成
された場合には、前記欠陥に起因するリーク電流の発生
やトランジスタ特性の劣化などを生ずるという開題点が
ある。
膜を異方性エツチングしてゲート電極の側壁部にのみ酸
化シリコン膜を残存させる工程で、前記側壁部以外の酸
化シリコン膜を完全に除去しようとして過剰なエツチン
グを行う、このため、素子形成領域上のゲート酸化膜が
除去された後もエツチングを続行することになり、素子
形成領域の表面がエツチング雰囲気にさらされ、素子形
成領域内に欠陥が導入される。このように欠陥を内在さ
せた状態で引き続き製造工程を進めて半導体装置が形成
された場合には、前記欠陥に起因するリーク電流の発生
やトランジスタ特性の劣化などを生ずるという開題点が
ある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の主表面に素子形成領域を区画するフィールド絶縁膜を
設け前記素子形成領域の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に選択的にゲート電極を形
成する工程と、前記ゲート電極を被覆する絶縁膜を形成
する工程と、前記ゲート電極及び前記フィールド絶縁膜
をマスクにして不純物をイオン注入し前記素子形成領域
内に自己整合的に逆導電型の低濃度拡散領域を形成する
工程と、前記ゲート電極を含む表面に多結晶シリコン膜
及び不純物を添加した酸化シリコン膜を順次堆積する工
程と、全面を異方性エツチングして前記ゲートの側壁に
のみ前記酸化シリコン膜を残す工程と、前記ゲート電極
及び前記酸化シリコン膜と前記フィールド絶縁膜をマス
クにして不純物をイオン注入し前記素子形成領域内に前
記低濃度拡散領域と接続する高濃度拡散領域を形成する
工程とを含んで構成される。
の主表面に素子形成領域を区画するフィールド絶縁膜を
設け前記素子形成領域の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に選択的にゲート電極を形
成する工程と、前記ゲート電極を被覆する絶縁膜を形成
する工程と、前記ゲート電極及び前記フィールド絶縁膜
をマスクにして不純物をイオン注入し前記素子形成領域
内に自己整合的に逆導電型の低濃度拡散領域を形成する
工程と、前記ゲート電極を含む表面に多結晶シリコン膜
及び不純物を添加した酸化シリコン膜を順次堆積する工
程と、全面を異方性エツチングして前記ゲートの側壁に
のみ前記酸化シリコン膜を残す工程と、前記ゲート電極
及び前記酸化シリコン膜と前記フィールド絶縁膜をマス
クにして不純物をイオン注入し前記素子形成領域内に前
記低濃度拡散領域と接続する高濃度拡散領域を形成する
工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の上に選択的にフィールド絶縁膜２を設けて素子形成領
域を区画し、熱酸化法により前記素子形成領域の表面に
ゲート酸化膜３を形成する。次に、ゲート酸化膜３を含
む表面に多結晶シリコン層を堆積し、これを選択的にエ
ツチングして幅約１μｍのゲート電極４を形成し、熱酸
化法によりゲート電極４の表面に酸化シリコン膜５を形
成する。次に、ゲート電極４及びフィールド絶縁膜２を
マスクとしてリンイオンをドーズ量１０１３ｃｍ−２で
イオン注入し前記素子形成領域内に低濃度のＮ−型拡散
領域６を形成する。
の上に選択的にフィールド絶縁膜２を設けて素子形成領
域を区画し、熱酸化法により前記素子形成領域の表面に
ゲート酸化膜３を形成する。次に、ゲート酸化膜３を含
む表面に多結晶シリコン層を堆積し、これを選択的にエ
ツチングして幅約１μｍのゲート電極４を形成し、熱酸
化法によりゲート電極４の表面に酸化シリコン膜５を形
成する。次に、ゲート電極４及びフィールド絶縁膜２を
マスクとしてリンイオンをドーズ量１０１３ｃｍ−２で
イオン注入し前記素子形成領域内に低濃度のＮ−型拡散
領域６を形成する。
次に、第１図（ｂ）に示すように、酸化シリコン膜５を
含む表面にＣＶＤ法により２０ｎｍの厚さの多結晶シリ
コン膜７及び０．３μｍの厚さのリンを含有する酸化シ
リコン膜（以下ＰＳＧ膜と記す）８を順次堆積する。
含む表面にＣＶＤ法により２０ｎｍの厚さの多結晶シリ
コン膜７及び０．３μｍの厚さのリンを含有する酸化シ
リコン膜（以下ＰＳＧ膜と記す）８を順次堆積する。
次に、第１図（ｃ）に示すように、反応性イオンエツチ
ング法により全面を異方性エツチングしてゲート電極４
の側壁部にのみＰＳＧ膜８を残して他の部分のＰＳＧ膜
８を除去する。このとき多結晶シリコン膜７はエツチン
グストッパとして働き、Ｎ−型拡散領域６の上のゲート
酸化膜３が除去されるのを防ぐため、前記素子形成領域
中に欠陥が導入されるのを防ぐことができる０次に、Ｐ
ＳＧ膜８に整合してヒ素イオンをドーズ量１０ ”ｃｍ
−２でイオン注入しＮ−型拡散領域６と接続する高濃度
のＮ＋型拡散領域９を形成する。
ング法により全面を異方性エツチングしてゲート電極４
の側壁部にのみＰＳＧ膜８を残して他の部分のＰＳＧ膜
８を除去する。このとき多結晶シリコン膜７はエツチン
グストッパとして働き、Ｎ−型拡散領域６の上のゲート
酸化膜３が除去されるのを防ぐため、前記素子形成領域
中に欠陥が導入されるのを防ぐことができる０次に、Ｐ
ＳＧ膜８に整合してヒ素イオンをドーズ量１０ ”ｃｍ
−２でイオン注入しＮ−型拡散領域６と接続する高濃度
のＮ＋型拡散領域９を形成する。
次に、第１図（ｄ）に示すように、水蒸気雰囲気中で多
結晶シリコン膜７を酸化し、酸化シリコン膜５、ゲート
酸化膜３及びＰＳＧ膜８と一体化した酸化シリコン膜１
０を形成する。ここで、ＰＳＧ膜８は多結晶シリコン膜
７を酸化させる水蒸気を速やかに拡散させることができ
、またＰＳＧＪｉｌＳ中のリンを多結晶シリコン膜７中
に拡散して酸化を増速させる働きをする０次に、酸化シ
リコン膜１０にコンタクト用の開孔部１１を設け、開孔
部１１のＮ＋型拡散領域９と接続するアルミニウム電極
１２を選択的に設けて半導体装置を構成する。
結晶シリコン膜７を酸化し、酸化シリコン膜５、ゲート
酸化膜３及びＰＳＧ膜８と一体化した酸化シリコン膜１
０を形成する。ここで、ＰＳＧ膜８は多結晶シリコン膜
７を酸化させる水蒸気を速やかに拡散させることができ
、またＰＳＧＪｉｌＳ中のリンを多結晶シリコン膜７中
に拡散して酸化を増速させる働きをする０次に、酸化シ
リコン膜１０にコンタクト用の開孔部１１を設け、開孔
部１１のＮ＋型拡散領域９と接続するアルミニウム電極
１２を選択的に設けて半導体装置を構成する。
なお、ゲート電極４は多結晶シリコン層の代りに多結晶
シリコン層と高融点金属硅化物層との積層構造であって
も良く、ＰＳＧ膜８の代りにリンとホウ素を含んだ酸化
シリコン膜を使用しても良い、またＮ−型拡散領域６を
形成するための不純物原子としてリンの代りにヒ素を使
用しても良゛い。
シリコン層と高融点金属硅化物層との積層構造であって
も良く、ＰＳＧ膜８の代りにリンとホウ素を含んだ酸化
シリコン膜を使用しても良い、またＮ−型拡散領域６を
形成するための不純物原子としてリンの代りにヒ素を使
用しても良゛い。
以上説明したように本発明は、酸化シリコン膜で被覆し
たゲート電極を含む表面に多結晶シリコン膜及びＰＳＧ
膜を順次積層して形成し、全面の異方性エツチングによ
りゲート電極の側壁部にのみＰＳＧ膜を残して他の部分
のＰＳＧ膜を除去する際に、多結晶シリコン膜をエツチ
ングストッパにすることにより、素子形成領域の表面が
露出されてエツチング雰囲気にさらされることを防ぎ、
素子形成領域内の欠陥の発生を防止して、信頼性を向上
させた半導体装置を実現できるという効果を有する。
たゲート電極を含む表面に多結晶シリコン膜及びＰＳＧ
膜を順次積層して形成し、全面の異方性エツチングによ
りゲート電極の側壁部にのみＰＳＧ膜を残して他の部分
のＰＳＧ膜を除去する際に、多結晶シリコン膜をエツチ
ングストッパにすることにより、素子形成領域の表面が
露出されてエツチング雰囲気にさらされることを防ぎ、
素子形成領域内の欠陥の発生を防止して、信頼性を向上
させた半導体装置を実現できるという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・酸化シリコン膜、６・・・Ｎ−型拡散領域、７・・・
多結晶シリコン膜、８・・・ＰＳＧ膜、９・・・Ｎ＋型
拡散領域、１０・・・酸化シリコン膜、１１・・・開孔
部、１２・・・アルミニウム電極、１３．１４・・・酸
化シリコン膜。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・酸化シリコン膜、６・・・Ｎ−型拡散領域、７・・・
多結晶シリコン膜、８・・・ＰＳＧ膜、９・・・Ｎ＋型
拡散領域、１０・・・酸化シリコン膜、１１・・・開孔
部、１２・・・アルミニウム電極、１３．１４・・・酸
化シリコン膜。
Claims (1)
- 一導電型半導体基板の主表面に素子形成領域を区画する
フィールド絶縁膜を設け前記素子形成領域の表面にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に選択
的にゲート電極を形成する工程と、前記ゲート電極を被
覆する絶縁膜を形成する工程と、前記ゲート電極及び前
記フィールド絶縁膜をマスクにして不純物をイオン注入
し前記素子形成領域内に自己整合的に逆導電型の低濃度
拡散領域を形成する工程と、前記ゲート電極を含む表面
に多結晶シリコン膜及び不純物を添加した酸化シリコン
膜を順次堆積する工程と、全面を異方性エッチングして
前記ゲートの側壁にのみ前記酸化シリコン膜を残す工程
と、前記ゲート電極及び前記酸化シリコン膜と前記フィ
ールド絶縁膜をマスクにして不純物をイオン注入し前記
素子形成領域内に前記低濃度拡散領域と接続する高濃度
拡散領域を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17661488A JPH0226034A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17661488A JPH0226034A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226034A true JPH0226034A (ja) | 1990-01-29 |
Family
ID=16016647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17661488A Pending JPH0226034A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206127A (ja) * | 1989-02-06 | 1990-08-15 | Rohm Co Ltd | 半導体装置の製造方法 |
| KR100523014B1 (ko) * | 1998-02-23 | 2005-10-19 | 소니 가부시끼 가이샤 | 반도체 장치의 제조 방법 |
-
1988
- 1988-07-14 JP JP17661488A patent/JPH0226034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206127A (ja) * | 1989-02-06 | 1990-08-15 | Rohm Co Ltd | 半導体装置の製造方法 |
| KR100523014B1 (ko) * | 1998-02-23 | 2005-10-19 | 소니 가부시끼 가이샤 | 반도체 장치의 제조 방법 |
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