JPH04252075A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にＭＯＳトランジスタおよびその製造
方法に関する。

【０００２】

【従来の技術】従来のＭＯＳトランジスタは、図７に示
すように、例えばＰ型シリコン基板１上にフィールド酸
化膜１０及びゲート酸化膜１１を形成したのち、全面に
ポリシリコン層を形成し、このポリシリコン層をパター
ニングしてゲート電極１８Ａを形成し、次にこのゲート
電極１８Ａをマスクとしてヒ素（Ａｓ）のイオン注入及
び熱処理を行ないソース９Ａ及びドレイン９Ｂを形成す
るという方法が主に用いられていた。

【０００３】

【発明が解決しようとする課題】上述した従来のＭＯＳ
型半導体装置では、ゲート長をサブミクロンに微細化す
ると、しきい値電圧が低下するなどの短チャンネル効果
等の悪影響が現れる。このため、ゲート長とソース・ド
レインの接合深さを同じ比率で縮小する比例縮小則にも
とづいて、ゲート長の微細化と同時にソース・ドレイン
の接合深さや電源電圧なども同時に小さくしなければな
らない。

【０００４】しかし、単純に縮小できない部分もある。 例えば、電源電圧は他の装置との関係があり、一概に低
くすることはできない。そして、電源電圧を下げずに、
ゲート長を小さくすると、パンチスルーやホットエレク
トロン効果がおこりやすくなる。また、接合の深さも小
さくなると、電極形成時において配線用のアルミニウム
が接合部分を突き抜けてシリコン基板に達し、リーク電
流増大の原因となる。

【０００５】以上のように、従来構造のままでゲート長
を微細化すると様々な障害が生じ、ＭＯＳ型半導体装置
の高集積化，高速化をなす上で問題となる。

【０００６】

【課題を解決するための手段】第１の発明の半導体装置
は、一導電型半導体基板に形成された逆導電型のソース
及びドレインと、このソースとドレイン間の前記半導体
基板上にゲート酸化膜を介して形成されたゲート電極と
を有する半導体装置において、前記ゲート電極は酸化膜
により分離された３つのゲート電極からなり、中央の第
２のゲート電極下の第２のゲート酸化膜はソース及びド
レイン側の第１及び第３のゲート電極下の第１のゲート
酸化膜より薄く形成されており、かつ前記第１のゲート
酸化膜下にはそれぞれ前記ソース及びドレインに接続す
る逆導電型の不純物層が設けられているものである。

【０００７】第２の発明の半導体装置の製造方法は、一
導電型半導体基板上に第１のゲート酸化膜を形成したの
ち逆導電型不純物を導入し第１のゲート酸化膜下に不純
物層を形成する工程と、全面に導電膜を形成したのちこ
の導電膜と第１のゲート酸化膜とをパターニングし中央
部の溝により分離された第１及び第３のゲート電極を形
成する工程と、全面に前記第１のゲート酸化膜より薄い
第２のゲート酸化膜を形成したのち一導電型の不純物を
イオン注入し第２のゲート酸化膜下に不純物層を形成す
る工程と、前記溝部の第２のゲート酸化膜上に導電膜を
埋込み第２のゲート電極を形成する工程と、前記第１乃
至第３のゲート電極をマスクとして逆導電型不純物をイ
オン注入し前記半導体基板上にソース・ドレインを形成
する工程とを含んで構成される。

【０００８】第３の発明の半導体装置の製造方法は、一
導電型半導体基板上に第１のゲート酸化膜と第１の導電
膜とを順次形成する工程と、この第１の導電膜をパター
ニングし第１のゲート電極を形成する工程と、この第１
のゲート電極をマスクとして逆導電型の不純物をイオン
注入し前記第１のゲート酸化膜下に不純物層を形成する
工程と、全面に酸化膜を形成し前記不純物層上に前記第
１のゲート酸化膜を含む第２のゲート酸化膜を形成する
工程と、全面に第２の導電膜を形成したのち異方性ドラ
イエッチング法によりエッチングし前記第１のゲート電
極の側面に前記酸化膜を介して第２の導電膜よりなる第
２及び第３のゲート電極を形成する工程と、前記第１乃
至第３のゲート電極をマスクとし逆導電型不純物をイオ
ン注入し前記半導体基板にソース及びドレインを形成す
る工程とを含んで構成される。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る。実施例として、ＮＭＯＳトランジスタについて説明
するが、ＰＭＯＳトランジスタの場合も同様に成り立つ
。

【００１０】図１は本発明の第１の実施例の断面図であ
る。図１において、Ｐ型シリコン基板１上には、ＳｉＯ
２　からなる第１及び第２のゲート酸化膜２，６とを介
して３つのゲート電極が設けられている。中央の第２の
ゲート電極８の左右に形成された第１及び第３のゲート
電極４Ａ，４Ｂは、ソース９Ａ及びドレイン９Ｂの側部
上に形成されている。そして、第１及び第３のゲート電
極４Ａ，４Ｂ下の第１のゲート酸化膜２の膜厚は、第２
のゲート電極８下の第２のゲート酸化膜６のものよりも
厚く形成されている。そして第１のゲート酸化膜２の下
部にはＮ−　型層３があり、第２のゲート酸化膜６の下
部にはＰ−　型層７が形成されている。また、ソース９
Ａ及びドレイン９ＢはＮ＋　型層で形成されている。

【００１１】本第１の実施例のＭＯＳトランジスタは、
第２のゲート酸化膜６下部のＰ−　型層７によりしきい
値電圧が決定される。このＰ−型層７のＰ型不純物の濃
度が高いほどしきい値電圧は高くなる。

【００１２】また、Ｎ−　型層３の上部に第１及び第３
のゲート電極４Ａ，４Ｂがあるため、Ｎ−　型層３の表
面のキャリア密度は、第１及び第３のゲート電極４Ａ，
４Ｂにかかる電圧によって制御され、電圧が高いほどＮ
−　型層３の抵抗が小さくなる。従ってＮ−　型層３の
不純物濃度を低くできる。

【００１３】更にソース９Ａ側の第１のゲート電極４Ａ
に電源電圧以上の電圧を印加することにより、ソース側
のＮ−　型層３の抵抗がより小さくなり、Ｎ−　型層３
の電圧降下によるバックバイアス効果が小さくなる。従
ってＭＯＳトランジスタの相互コンダクタンスを大きく
できる。またＮ−　型層３の不純物濃度を低くできるた
め、Ｎ−　型層３の拡散層の深さも浅くでき、短チャン
ネル効果やパンチスルーも起こりにくくなる。

【００１４】次に具体的な数値で一例を示すと、第１及
び第３のゲート電極のゲート長は０．５μｍ、第１のゲ
ート酸化膜２の厚さは２００ｎｍ、第２のゲート酸化膜
６の厚さは１０ｎｍ、ソース・ドレイン９Ａ，９ＢのＮ
＋　型層はヒ素で形成され、濃度は１０２１ｃｍ−３程
度，深さは０．３μｍ程度である。Ｎ−　型層３はリン
で形成され、濃度は１０１７ｃｍ−３程度で深さは０．
１μｍ程度である。

【００１５】次に本発明の第２の実施例としてＭＯＳト
ランジスタの製造方法について図２を併用して説明する
。

【００１６】まず図２（ａ）に示すように、Ｐ型シリコ
ン基板１上に第１のゲート酸化膜２を約２００ｎｍの厚
さに成長させ、次いでリン（Ｐ）を１×１０１２ｃｍ−
２程度イオン注入し、Ｎ−　型層３を形成する。次いで
９００℃１０分程度の熱処理の後、リンをドープしたポ
リシリコンを約０．４μｍの厚さに成長させ、パターニ
ングによって中央部に幅０．５μｍの溝５を有する第１
及び第３のゲート電極４Ａ，４Ｂを形成する。

【００１７】次に図（ｂ）に示すように、第１及び第３
のゲート電極４Ａ，４Ｂの下部以外の第１のゲート酸化
膜２を異方性ドライエッチングにより除去する。次いで
熱酸化により全面に第２のゲート酸化膜６を１０ｎｍの
厚さに形成した後、ボロン（Ｂ）を１０１２ｃｍ−２程
度イオン注入する。

【００１８】次に図２（ｃ）に示すように、リンをドー
プしたポリシリコン膜８Ａを０．５μｍの厚さに成長す
る。前工程でボロンイオンを注入した所はＰ−　型層７
になっている。

【００１９】以下、異方性ドライエッチングによってこ
のポリシリコン膜８Ａをエッチングすることにより第１
及び第３のゲート電極４Ａ，４Ｂ間の溝５内に第２のゲ
ート電極８を形成する。次いでソース９Ａ及びドレイン
９Ｂ形成のためにヒ素を１×１０１６ｃｍ−２イオン注
入したのち９５０℃３０分の熱処理を行うことにより図
１に示したＭＯＳトランジスタが完成する。

【００２０】この時の第１及び第３のゲート電極４Ａ，
４Ｂのゲート長はそれぞれ０．５μｍであるが、実効チ
ャンネル長は第２のゲート電極８のゲート長で決まるの
で約０．５μｍとなる。

【００２１】図３は本発明の第３の実施例の断面図であ
る。この第３の実施例では、ドレイン９Ｂ側の第３のゲ
ート電極４Ｂのゲート長が、ソース９Ａ側の第１のゲー
ト電極４Ａのゲート長よりも長く形成してある外は、図
１に示した第１の実施例と同じである。このように構成
された第３の実施例によれば、ドレイン９Ｂ側に近いゲ
ート電極部分の電界が、ソース９Ａ側に近いゲート電極
部分の電界よりも大きくなるため、電界を緩和できホッ
トエレクトロン効果の耐性を強くできる利点がある。

【００２２】図４は本発明の第４の実施例を説明するた
めの半導体チップの断面図であり、図５はその平面図で
ある。

【００２３】まず図４（ａ）に示すように、Ｐ型シリコ
ン基板１上にフィールド酸化膜１０及び厚さ１０ｎｍの
第１のゲート酸化膜１２を形成したのち、Ｎ＋　型のポ
リシリコン層を形成する。次いでこのポリシリコン層を
パターニングし、ゲート長０．５μｍ，厚さ０．４μｍ
の第１のゲート電極１８を形成する。次いでリン（Ｐ）
を５×１０１２ｃｍ−２程度イオン注入しＮ−　型層１
３を形成する。次いで全面に酸化膜１５を２０ｎｍの厚
さに形成して、Ｎ−　型層１３上に第１のゲート酸化膜
と酸化膜１５からなる第２のゲート酸化膜を形成したの
ち、９００℃１０分間の熱処理を行う。次いで全面にＮ
＋　型のポリシリコン層１４を０．２μｍの厚さに形成
する。　　次に図４（ｂ）に示すように、ポリシリコン
層１４を異方性ドライエッチング法によりエッチングし
、第１のゲート電極１８の側面にサイドウオールとして
残し、第２のゲート電極１４Ａと第３のゲート電極１４
Ｂを形成する。 次に図４（ｃ）に示すように、ソース・ドレイン形成領
域上の酸化膜１５及び第１のゲート酸化膜１２をウェッ
トエッチング法により除去する。次に図４（ｄ）に示す
ように、厚さ２０ｎｍ程度の酸化膜１５Ａを形成したの
ち、７０ｋｅＶ，３×１０１５ｃｍ−３の条件でヒ素（
Ａｓ）をイオン注入し、９５０℃２０分間の熱処理を行
ないソース１９Ａ及びドレイン１９Ｂを形成する。

【００２４】電極形成用のコンタクトは図５に示すよう
に、ソース１９Ａ及びドレイン１９Ｂ上にソースコンタ
クト２０Ａ及びドレインコンタクト２０Ｂを、そして電
源電圧以上の電圧を印加する第２ゲート電極コンタクト
２１Ａは第２のゲート電極１４Ａ上に、第１，第３ゲー
ト電極用コンタクト２１Ｂは第１，第３のゲート電極１
４Ｂ，１８を覆うようにそれぞれ形成する。

【００２５】図６は本発明の第５の実施例の断面図であ
り本発明をＰチャンネルＭＯＳトランジスタに適用した
場合である。構造は図４（ｄ）に示した第４の実施例と
同一であるが、Ｎ型シリコン基板２１にＰ−　型層２３
とＰ＋　型層からなるソース２９Ａ及びドレイン２９Ｂ
を形成し、更に第２及び第３のゲート電極２４Ａ，２４
ＢをＰ型ポリシリコンから形成する。

【００２６】ＭＯＳトランジスタにおいてゲート電極を
Ｎ型からＰ型にすると、仕事関数の差が１．１Ｖあるた
めしきい値電圧がプラスの方向に１．１Ｖシフトする。 すなわち、ゲート電極にオン電圧を加えたとき、Ｐチャ
ンネルＭＯＳトランジスタではゲート電極がＰ型の方が
Ｎ型よりも電流値が大きい。従って本第５の実施例では
、第２及び第３のゲート電極がＰ型なので、Ｐ−　型層
２３の抵抗を小さくでき、駆動電流を大きくすることが
できる利点がある。

【００２７】尚、上述した実施例においてはゲート電極
を形成する導電膜としてポリシリコン層を用いた場合に
ついて説明したが、タングステン膜やシリサイド膜等を
用いてもよい。

【００２８】

【発明の効果】以上説明したように本発明は、ゲート電
極を３つに分け、左右のゲート酸化膜を中央のゲート酸
化膜より厚くし、左右のゲート電極の下部にソース・ド
レインに接続する低不純物層を設け、ソース側のゲート
電極に電源電圧以上の電圧を加えることにより次の効果
がある。

【００２９】第１に、中央及びドレイン側のゲート電極
とドレインに接続する低不純物層との間に、中央のゲー
ト酸化膜より厚い酸化膜が介在しているため、電界が緩
和でき高耐圧化でき、電源電圧を低下させなくても済む
。第２に、ドレイン側の低不純物層のキャリア密度がド
レイン側のゲート電極により制御され、ドレイン側のゲ
ート電極に電圧を加えるとドレイン側の低不純物層の抵
抗が小さくなるので、低不純物層の不純物濃度を低くし
てもドレイン側の低不純物層の直列抵抗の増大によって
ＭＯＳトランジスタの相互コンダクタンスが減少したり
、ドレイン側の低不純物層上の酸化膜中に注入されたホ
ットエレクトロンによって、素子特性が変動するといっ
たことが少なくなる。

【００３０】第３に、ソース側のゲート電極に電源電圧
以上の電圧を加えることによりソース側の低不純物層の
抵抗が小さくなり、低不純物層の電圧降下によるバック
バイアス効果が小さくなり、ＭＯＳトランジスタの相互
コンダクタンスが大きくなる。また、ソース側の低不純
物層の不純物濃度を低くできるため、ソース側の低不純
物層の拡散層深さも小さくできる。従って短チャンネル
効果やパンチスルーも起こりにくくなる。第４に、ドレ
イン側のゲート酸化膜厚が大きいためゲート容量を小さ
くでき、ＬＳＩの高速化に有利である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図である。

【図２】本発明の第２の実施例を説明するための半導体
チップの断面図である。

【図３】本発明の第３の実施例の断面図である。

【図４】本発明の第４の実施例を説明するための半導体
チップの断面図である。

【図５】本発明の第４の実施例を説明するための半導体
チップの平面図である。

【図６】本発明の第５の実施例の断面図である。

【図７】従来の半導体装置を説明するための断面図であ
る。

【符号の説明】

１　　　　Ｐ型シリコン基板 ２　　　　第１のゲート酸化膜 ３　　　　Ｎ−　型層 ４Ａ　　　　第１のゲート電極 ４Ｂ　　　　第３のゲート電極 ５　　　　溝 ６　　　　第２のゲート酸化膜 ７　　　　Ｐ−　型層 ８　　　　第２のゲート電極 ９Ａ，１９Ａ，２９Ａ　　　　ソース ９Ｂ，１９Ｂ，２９Ｂ　　　　ドレイン１０　　　　フ
ィールド酸化膜 １１　　　　ゲート酸化膜 １２　　　　第１のゲート酸化膜 １３　　　　Ｎ−　型層 １４　　　　ポリシリコン層 １４Ａ，２４Ａ　　　　第２のゲート電極１４Ｂ，２４
Ｂ　　　　第３のゲート電極１５，１５Ａ　　　　酸化
膜 １８　　　　第１のゲート電極 １８Ａ　　　　ゲート電極 ２１　　　　Ｎ型シリコン基板 ２３　　　　Ｐ−　型層

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　一導電型半導体基板に形成された逆導
   電型のソース及びドレインと、このソースとドレイン間
   の前記半導体基板上にゲート酸化膜を介して形成された
   ゲート電極とを有する半導体装置において、前記ゲート
   電極は酸化膜により分離された３つのゲート電極からな
   り、中央の第２のゲート電極下の第２のゲート酸化膜は
   ソース及びドレイン側の第１及び第３のゲート電極下の
   第１のゲート酸化膜より薄く形成されており、かつ前記
   第１のゲート酸化膜下にはそれぞれ前記ソース及びドレ
   インに接続する逆導電型の不純物層が設けられているこ
   とを特徴とする半導体装置。
2. 【請求項２】　　第１のゲート電極には少なくとも電源
   電圧と同じ電圧が印加される請求項１記載の半導体装置
   。
3. 【請求項３】　　一導電型半導体基板上に第１のゲート
   酸化膜を形成したのち逆導電型不純物を導入し第１のゲ
   ート酸化膜下に不純物層を形成する工程と、全面に導電
   膜を形成したのちこの導電膜と第１のゲート酸化膜とを
   パターニングし中央部の溝により分離された第１及び第
   ３のゲート電極を形成する工程と、全面に前記第１のゲ
   ート酸化膜より薄い第２のゲート酸化膜を形成したのち
   一導電型の不純物をイオン注入し第２のゲート酸化膜下
   に不純物層を形成する工程と、前記溝部の第２のゲート
   酸化膜上に導電膜を埋込み第２のゲート電極を形成する
   工程と、前記第１乃至第３のゲート電極をマスクとして
   逆導電型不純物をイオン注入し前記半導体基板上にソー
   ス・ドレインを形成する工程とを含むことを特徴とする
   半導体装置の製造方法。
4. 【請求項４】　　一導電型半導体基板上に第１のゲート
   酸化膜と第１の導電膜とを順次形成する工程と、この第
   １の導電膜をパターニングし第１のゲート電極を形成す
   る工程と、この第１のゲート電極をマスクとして逆導電
   型の不純物をイオン注入し前記第１のゲート酸化膜下に
   不純物層を形成する工程と、全面に酸化膜を形成し前記
   不純物層上に前記第１のゲート酸化膜を含む第２のゲー
   ト酸化膜を形成する工程と、全面に第２の導電膜を形成
   したのち異方性ドライエッチング法によりエッチングし
   前記第１のゲート電極の側面に前記酸化膜を介して第２
   の導電膜よりなる第２及び第３のゲート電極を形成する
   工程と、前記第１乃至第３のゲート電極をマスクとし逆
   導電型不純物をイオン注入し前記半導体基板にソース及
   びドレインを形成する工程とを含むことを特徴とする半
   導体装置の製造方法。