JP2003086791A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003086791A JP2003086791A JP2001271330A JP2001271330A JP2003086791A JP 2003086791 A JP2003086791 A JP 2003086791A JP 2001271330 A JP2001271330 A JP 2001271330A JP 2001271330 A JP2001271330 A JP 2001271330A JP 2003086791 A JP2003086791 A JP 2003086791A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- semiconductor substrate
- type
- ions
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 150000002500 ions Chemical class 0.000 claims abstract description 59
- 238000002513 implantation Methods 0.000 claims abstract description 53
- 238000010438 heat treatment Methods 0.000 claims abstract description 40
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims description 52
- 230000007547 defect Effects 0.000 claims description 38
- 229910052738 indium Inorganic materials 0.000 claims description 20
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 20
- 230000000873 masking effect Effects 0.000 claims 1
- 108091006146 Channels Proteins 0.000 abstract description 46
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 39
- 229910001449 indium ion Inorganic materials 0.000 abstract description 15
- 230000008569 process Effects 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 6
- 238000011084 recovery Methods 0.000 abstract 1
- -1 Arsenic ions Chemical class 0.000 description 25
- 229910052785 arsenic Inorganic materials 0.000 description 18
- 239000013078 crystal Substances 0.000 description 17
- 229910052796 boron Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000007669 thermal treatment Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000005204 segregation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 238000005280 amorphization Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910001451 bismuth ion Inorganic materials 0.000 description 1
- HYFJXBYGHMZZPQ-UHFFFAOYSA-N boron(1+) Chemical compound [B+] HYFJXBYGHMZZPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 微細化に伴う短チャネル効果の顕在化を抑制
しながらチャネル拡散層の濃度を確実に高くできるよう
にし、且つ低しきい値電圧及び高濃度チャネルに起因す
るリーク電流の増大を抑制できるようにする。 【解決手段】 半導体基板１１のチャネル形成領域に、
注入エネルギーが約７０ｋｅＶで注入ドーズ量が約１×
１０13／ｃｍ2 のインジウムイオンを複数回に分けてイ
オン注入する。各イオン注入の後には、半導体基板１１
を、約２００℃／秒の昇温レートで且つ８５０℃〜１０
５０℃程度にまで昇温し、ピーク温度を最大で１０秒間
程度保持する急速熱処理を行なう。このように、重イオ
ンの注入工程及び該注入工程ごとの結晶性回復の熱処理
工程を複数回繰り返すことにより、半導体基板１１の上
部にＰ型チャネル拡散層１２を形成する。
しながらチャネル拡散層の濃度を確実に高くできるよう
にし、且つ低しきい値電圧及び高濃度チャネルに起因す
るリーク電流の増大を抑制できるようにする。 【解決手段】 半導体基板１１のチャネル形成領域に、
注入エネルギーが約７０ｋｅＶで注入ドーズ量が約１×
１０13／ｃｍ2 のインジウムイオンを複数回に分けてイ
オン注入する。各イオン注入の後には、半導体基板１１
を、約２００℃／秒の昇温レートで且つ８５０℃〜１０
５０℃程度にまで昇温し、ピーク温度を最大で１０秒間
程度保持する急速熱処理を行なう。このように、重イオ
ンの注入工程及び該注入工程ごとの結晶性回復の熱処理
工程を複数回繰り返すことにより、半導体基板１１の上
部にＰ型チャネル拡散層１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、さらなる微細化を
達成できると共に、高速且つ低消費電力で動作可能なＭ
ＩＳ型の半導体装置の製造方法に関する。
達成できると共に、高速且つ低消費電力で動作可能なＭ
ＩＳ型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴って、Ｍ
ＩＳ型トランジスタの微細化が要請されており、その実
現のためには、チャネル領域の不純物濃度が高濃度化さ
れた高濃度チャネル構造を持つＭＩＳ型トランジスタが
求められる。
ＩＳ型トランジスタの微細化が要請されており、その実
現のためには、チャネル領域の不純物濃度が高濃度化さ
れた高濃度チャネル構造を持つＭＩＳ型トランジスタが
求められる。
【０００３】以下、従来のＭＩＳ型トランジスタの製造
方法について図面を参照しながら説明する。
方法について図面を参照しながら説明する。
【０００４】図５（ａ）〜図５（ｃ）、図６（ａ）及び
図６（ｂ）は従来のＭＩＳ型トランジスタの製造方法の
工程順の断面構成を示している。
図６（ｂ）は従来のＭＩＳ型トランジスタの製造方法の
工程順の断面構成を示している。
【０００５】まず、図５（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１０１に、注入エネルギーが１
００ｋｅＶで、注入ドーズ量が１×１０14／ｃｍ2 程度
のＰ型の不純物であるインジウム（Ｉｎ）イオンをイオ
ン注入した後、熱処理を行なって、半導体基板１０１の
チャネル形成領域にＰ型チャネル拡散層１０２を形成す
る。
コンからなる半導体基板１０１に、注入エネルギーが１
００ｋｅＶで、注入ドーズ量が１×１０14／ｃｍ2 程度
のＰ型の不純物であるインジウム（Ｉｎ）イオンをイオ
ン注入した後、熱処理を行なって、半導体基板１０１の
チャネル形成領域にＰ型チャネル拡散層１０２を形成す
る。
【０００６】次に、図５（ｂ）に示すように、半導体基
板１０１上に、膜厚が１．５ｎｍ程度のゲート酸化膜１
０３と、その上に膜厚が１００ｎｍ程度のポリシリコン
からなるゲート電極１０４とを形成する。
板１０１上に、膜厚が１．５ｎｍ程度のゲート酸化膜１
０３と、その上に膜厚が１００ｎｍ程度のポリシリコン
からなるゲート電極１０４とを形成する。
【０００７】次に、図５（ｃ）に示すように、ゲート電
極１０４をマスクとして半導体基板１０１に、注入エネ
ルギーが２ｋｅＶで、注入ドーズ量が５×１０14／ｃｍ
2 程度のＮ型の不純物であるヒ素（Ａｓ）イオンをイオ
ン注入して、Ｎ型注入層１０５Ａを形成する。続いて、
ゲート電極１０４をマスクとして半導体基板１０１に、
注入エネルギーが５ｋｅＶで、注入ドーズ量が２×１０
13／ｃｍ2 程度のＰ型の不純物であるホウ素（Ｂ）イオ
ンをイオン注入することにより、Ｐ型注入層１０６Ａを
形成する。
極１０４をマスクとして半導体基板１０１に、注入エネ
ルギーが２ｋｅＶで、注入ドーズ量が５×１０14／ｃｍ
2 程度のＮ型の不純物であるヒ素（Ａｓ）イオンをイオ
ン注入して、Ｎ型注入層１０５Ａを形成する。続いて、
ゲート電極１０４をマスクとして半導体基板１０１に、
注入エネルギーが５ｋｅＶで、注入ドーズ量が２×１０
13／ｃｍ2 程度のＰ型の不純物であるホウ素（Ｂ）イオ
ンをイオン注入することにより、Ｐ型注入層１０６Ａを
形成する。
【０００８】次に、図６（ａ）に示すように、半導体基
板１０１上に、膜厚が約５０ｎｍの窒化シリコン又は酸
化シリコンからなる絶縁膜を堆積し、続いて、堆積した
絶縁膜に対して異方性エッチングを行なって、ゲート電
極１０４の側面上にサイドウォール１０７を形成する。
板１０１上に、膜厚が約５０ｎｍの窒化シリコン又は酸
化シリコンからなる絶縁膜を堆積し、続いて、堆積した
絶縁膜に対して異方性エッチングを行なって、ゲート電
極１０４の側面上にサイドウォール１０７を形成する。
【０００９】次に、図６（ｂ）に示すように、ゲート電
極１０４及びサイドウォール１０７をマスクとして半導
体基板１０１に、注入エネルギーが１５ｋｅＶで、注入
ドーズ量が３×１０15／ｃｍ2 程度のＮ型の不純物であ
るヒ素イオンをイオン注入する。その後、半導体基板１
０１に対して、高温且つ短時間の熱処理を行なって、半
導体基板１０１におけるサイドウォール１０７の側方の
領域に、Ｎ型ソースドレイン拡散層１０８をそれぞれ形
成する。このとき、半導体基板１０１における各Ｎ型ソ
ースドレイン拡散層１０８とＰ型チャネル拡散層１０２
との間の領域に、Ｎ型注入層１０５Ａが拡散したＮ型エ
クステンション拡散層１０５Ｂが形成され、Ｎ型エクス
テンション拡散層１０５Ｂの下側の領域に、Ｐ型注入層
１０６Ａが拡散したＰ型ポケット拡散層１０６Ｂが形成
される。
極１０４及びサイドウォール１０７をマスクとして半導
体基板１０１に、注入エネルギーが１５ｋｅＶで、注入
ドーズ量が３×１０15／ｃｍ2 程度のＮ型の不純物であ
るヒ素イオンをイオン注入する。その後、半導体基板１
０１に対して、高温且つ短時間の熱処理を行なって、半
導体基板１０１におけるサイドウォール１０７の側方の
領域に、Ｎ型ソースドレイン拡散層１０８をそれぞれ形
成する。このとき、半導体基板１０１における各Ｎ型ソ
ースドレイン拡散層１０８とＰ型チャネル拡散層１０２
との間の領域に、Ｎ型注入層１０５Ａが拡散したＮ型エ
クステンション拡散層１０５Ｂが形成され、Ｎ型エクス
テンション拡散層１０５Ｂの下側の領域に、Ｐ型注入層
１０６Ａが拡散したＰ型ポケット拡散層１０６Ｂが形成
される。
【００１０】このように、従来のＭＩＳ型トランジスタ
の製造方法は、短チャネル効果を顕在化させることなく
トランジスタの微細化を実現するために、Ｐ型チャネル
拡散層１０２を形成する不純物として、ホウ素（Ｂ）よ
りも質量数が大きい重イオンであるインジウムイオンを
用い、さらにインジウムイオンの注入ドーズ量をより大
きくする傾向にある。
の製造方法は、短チャネル効果を顕在化させることなく
トランジスタの微細化を実現するために、Ｐ型チャネル
拡散層１０２を形成する不純物として、ホウ素（Ｂ）よ
りも質量数が大きい重イオンであるインジウムイオンを
用い、さらにインジウムイオンの注入ドーズ量をより大
きくする傾向にある。
【００１１】
【発明が解決しようとする課題】しかしながら、半導体
基板１０１に対して、高ドーズ量のインジウムイオンを
注入すると、半導体基板１０１のイオン注入領域にアモ
ルファス化が起こる。このため、その後の活性化のため
の熱処理時に、アモルファス層とクリスタル層との界面
の下側近傍にＥＯＲ（Ｅnd-of-Ｒange）転位ループ欠陥
層（以下、単に転位ループ欠陥層と呼ぶ。）が形成され
てしまう。この転位ループ欠陥層にインジウムが強く偏
析して、Ｐ型チャネル拡散層１０２の活性化濃度が低下
してしまい、所定の不純物プロファイルを得られないと
いう問題がある。
基板１０１に対して、高ドーズ量のインジウムイオンを
注入すると、半導体基板１０１のイオン注入領域にアモ
ルファス化が起こる。このため、その後の活性化のため
の熱処理時に、アモルファス層とクリスタル層との界面
の下側近傍にＥＯＲ（Ｅnd-of-Ｒange）転位ループ欠陥
層（以下、単に転位ループ欠陥層と呼ぶ。）が形成され
てしまう。この転位ループ欠陥層にインジウムが強く偏
析して、Ｐ型チャネル拡散層１０２の活性化濃度が低下
してしまい、所定の不純物プロファイルを得られないと
いう問題がある。
【００１２】また、Ｐ型チャネル拡散層１０２に転位ル
ープ欠陥層が形成されてしまうと、この転位ループ欠陥
層に沿ってリーク電流が流れるという問題をも生じる。
ープ欠陥層が形成されてしまうと、この転位ループ欠陥
層に沿ってリーク電流が流れるという問題をも生じる。
【００１３】図７は図５（ａ）のＡ−Ａ線におけるＰ型
チャネル拡散層１０２の不純物プロファイルを示してい
る。ここで、横軸は基板表面からの深さを表わし、縦軸
はインジウムのイオン濃度を対数で表わしている。図７
から分かるように、Ｐ型チャネル拡散層１０２に含まれ
るインジウムの分布は、熱処理によってアモルファス・
クリスタル界面の近傍に形成される転位ループ欠陥層に
偏析する。
チャネル拡散層１０２の不純物プロファイルを示してい
る。ここで、横軸は基板表面からの深さを表わし、縦軸
はインジウムのイオン濃度を対数で表わしている。図７
から分かるように、Ｐ型チャネル拡散層１０２に含まれ
るインジウムの分布は、熱処理によってアモルファス・
クリスタル界面の近傍に形成される転位ループ欠陥層に
偏析する。
【００１４】このように、前記従来の半導体装置の製造
方法は、トランジスタの微細化に不可欠な高濃度チャネ
ル拡散層を所定の不純物濃度を持つように形成すること
は困難である。
方法は、トランジスタの微細化に不可欠な高濃度チャネ
ル拡散層を所定の不純物濃度を持つように形成すること
は困難である。
【００１５】前記の問題に鑑み、本発明は、微細化に伴
う短チャネル効果の顕在化を抑制しながらチャネル拡散
層の濃度を確実に高くできるようにし、且つ低しきい値
電圧及び高濃度チャネルに起因するリーク電流の増大を
抑制できるようにすることを目的とする。
う短チャネル効果の顕在化を抑制しながらチャネル拡散
層の濃度を確実に高くできるようにし、且つ低しきい値
電圧及び高濃度チャネルに起因するリーク電流の増大を
抑制できるようにすることを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体装置の製造方法を、チャネル形成
用の不純物イオンの注入時に、重イオンを転位ループ欠
陥層ができないような注入ドーズ量で複数回に分けて注
入し、各イオン注入後のそれぞれに熱処理を行なうこと
により、高濃度で且つ急峻なレトログレードなチャネル
拡散層を形成する構成とする。
め、本発明は、半導体装置の製造方法を、チャネル形成
用の不純物イオンの注入時に、重イオンを転位ループ欠
陥層ができないような注入ドーズ量で複数回に分けて注
入し、各イオン注入後のそれぞれに熱処理を行なうこと
により、高濃度で且つ急峻なレトログレードなチャネル
拡散層を形成する構成とする。
【００１７】具体的に、本発明に係る半導体装置の製造
方法は、半導体基板におけるチャネル形成領域に、質量
数が相対的に大きい重イオンからなる第１導電型の第１
の不純物イオンを、チャネル形成領域がアモルファス化
しない程度の注入ドーズ量で複数回に分けてイオン注入
すると共に、各イオン注入後のそれぞれに第１の熱処理
を行なうことにより、チャネル形成領域に該領域の結晶
性を回復しながら第１導電型の第１の拡散層を形成する
第１の工程と、半導体基板の上にゲート絶縁膜と該ゲー
ト絶縁膜の上にゲート電極を選択的に形成する第２の工
程と、半導体基板にゲート電極をマスクとして第２導電
型の第２の不純物イオンをイオン注入する第３の工程
と、半導体基板に対して第２の熱処理を行なうことによ
り、第２の不純物イオンが拡散してなり、接合位置が相
対的に浅い第２導電型の第２の拡散層を形成する第４の
工程とを備えている。
方法は、半導体基板におけるチャネル形成領域に、質量
数が相対的に大きい重イオンからなる第１導電型の第１
の不純物イオンを、チャネル形成領域がアモルファス化
しない程度の注入ドーズ量で複数回に分けてイオン注入
すると共に、各イオン注入後のそれぞれに第１の熱処理
を行なうことにより、チャネル形成領域に該領域の結晶
性を回復しながら第１導電型の第１の拡散層を形成する
第１の工程と、半導体基板の上にゲート絶縁膜と該ゲー
ト絶縁膜の上にゲート電極を選択的に形成する第２の工
程と、半導体基板にゲート電極をマスクとして第２導電
型の第２の不純物イオンをイオン注入する第３の工程
と、半導体基板に対して第２の熱処理を行なうことによ
り、第２の不純物イオンが拡散してなり、接合位置が相
対的に浅い第２導電型の第２の拡散層を形成する第４の
工程とを備えている。
【００１８】本発明の半導体装置の製造方法によると、
半導体基板のチャネル形成領域に、質量数が相対的に大
きい重イオンからなる第１の不純物イオンを、チャネル
形成領域がアモルファス化しない程度の注入ドーズ量で
複数回に分けてイオン注入するため、チャネル形成領域
にアモルファス・クリスタル界面が形成されない。これ
により、重イオン注入後の第１の熱処理時において、チ
ャネル形成領域に転位ループ欠陥層が形成されることが
なくなるので、チャネル形成領域に注入された重イオン
が転位ループ欠陥層に偏析して不活性化してしまうこと
を防止することができる。また、転位ループ欠陥層が形
成されないため、転位ループ欠陥層に起因するリーク電
流を防止することもできる。
半導体基板のチャネル形成領域に、質量数が相対的に大
きい重イオンからなる第１の不純物イオンを、チャネル
形成領域がアモルファス化しない程度の注入ドーズ量で
複数回に分けてイオン注入するため、チャネル形成領域
にアモルファス・クリスタル界面が形成されない。これ
により、重イオン注入後の第１の熱処理時において、チ
ャネル形成領域に転位ループ欠陥層が形成されることが
なくなるので、チャネル形成領域に注入された重イオン
が転位ループ欠陥層に偏析して不活性化してしまうこと
を防止することができる。また、転位ループ欠陥層が形
成されないため、転位ループ欠陥層に起因するリーク電
流を防止することもできる。
【００１９】その上、重イオンのイオン注入を低ドーズ
量で複数回に分けて行なうため、チャネル形成領域の不
純物濃度が不足することはない。さらに、重イオンをア
モルファス化しないドーズ量でイオン注入し、その注入
のつど熱処理を施すため、重イオンの注入により半導体
結晶が受けるダメージを注入のつど回復させることがで
きる。従って、重イオンによる所定の高不純物濃度を持
つチャネル拡散層を確実に実現することができる。
量で複数回に分けて行なうため、チャネル形成領域の不
純物濃度が不足することはない。さらに、重イオンをア
モルファス化しないドーズ量でイオン注入し、その注入
のつど熱処理を施すため、重イオンの注入により半導体
結晶が受けるダメージを注入のつど回復させることがで
きる。従って、重イオンによる所定の高不純物濃度を持
つチャネル拡散層を確実に実現することができる。
【００２０】本発明の半導体装置の製造方法は、第４の
工程において、半導体基板における第２の拡散層には転
位ループ欠陥層が形成されると共に、第１の不純物イオ
ンが転位ループ欠陥層に偏析することにより、第２の拡
散層の下側の領域に第１導電型の第３の拡散層が形成さ
れることが好ましい。このようにすると、第２の拡散層
からなるエクステンション不純物拡散層の下側に、導電
型が異なる第３の拡散層からなるポケット不純物拡散層
をわざわざ形成する必要がなくなるため、短チャネル効
果が一層抑制される。
工程において、半導体基板における第２の拡散層には転
位ループ欠陥層が形成されると共に、第１の不純物イオ
ンが転位ループ欠陥層に偏析することにより、第２の拡
散層の下側の領域に第１導電型の第３の拡散層が形成さ
れることが好ましい。このようにすると、第２の拡散層
からなるエクステンション不純物拡散層の下側に、導電
型が異なる第３の拡散層からなるポケット不純物拡散層
をわざわざ形成する必要がなくなるため、短チャネル効
果が一層抑制される。
【００２１】本発明の半導体装置の製造方法は、第２の
工程と第４の工程との間に、半導体基板に、ゲート電極
をマスクとして第１導電型の第３の不純物イオンをイオ
ン注入する工程と、第２の熱処理により、第２の拡散層
の下側に第３の不純物が拡散してなる第１導電型の第３
の拡散層を形成する工程とをさらに備えていることが好
ましい。このようにすると、第３の拡散層からなるポケ
ット不純物拡散層を確実に形成することができる。
工程と第４の工程との間に、半導体基板に、ゲート電極
をマスクとして第１導電型の第３の不純物イオンをイオ
ン注入する工程と、第２の熱処理により、第２の拡散層
の下側に第３の不純物が拡散してなる第１導電型の第３
の拡散層を形成する工程とをさらに備えていることが好
ましい。このようにすると、第３の拡散層からなるポケ
ット不純物拡散層を確実に形成することができる。
【００２２】本発明の半導体装置の製造方法は、第４の
工程よりも後に、ゲート電極の側面に絶縁膜からなるサ
イドウォールを形成する工程と、ゲート電極及びサイド
ウォールをマスクとして、半導体基板に第２導電型の第
４の不純物イオンをイオン注入した後、第３の熱処理を
行なうことにより、第２の拡散層の外側に、第４の不純
物イオンが拡散してなり且つ第２の拡散層よりも深い接
合面を持つ第２導電型の第４の拡散層を形成する工程と
をさらに備えていることが好ましい。
工程よりも後に、ゲート電極の側面に絶縁膜からなるサ
イドウォールを形成する工程と、ゲート電極及びサイド
ウォールをマスクとして、半導体基板に第２導電型の第
４の不純物イオンをイオン注入した後、第３の熱処理を
行なうことにより、第２の拡散層の外側に、第４の不純
物イオンが拡散してなり且つ第２の拡散層よりも深い接
合面を持つ第２導電型の第４の拡散層を形成する工程と
をさらに備えていることが好ましい。
【００２３】本発明の半導体装置の製造方法において、
重イオンの注入ドーズ量が約５×１０13／ｃｍ2 以下で
あることが好ましい。
重イオンの注入ドーズ量が約５×１０13／ｃｍ2 以下で
あることが好ましい。
【００２４】本発明の半導体装置の製造方法において、
第１の熱処理が、昇温レートを約１００℃／秒以上と
し、加熱温度を約８５０℃〜１０５０℃とし、該加熱時
間を最大で約１０秒間保持するか、又はピーク温度を保
持しない急速熱処理であることが好ましい。
第１の熱処理が、昇温レートを約１００℃／秒以上と
し、加熱温度を約８５０℃〜１０５０℃とし、該加熱時
間を最大で約１０秒間保持するか、又はピーク温度を保
持しない急速熱処理であることが好ましい。
【００２５】本発明の半導体装置の製造方法において、
重イオンがインジウムであることが好ましい。
重イオンがインジウムであることが好ましい。
【００２６】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００２７】図１（ａ）〜図１（ｄ）及び図２（ａ）〜
図２（ｃ）は本発明の第１の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
図２（ｃ）は本発明の第１の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。
【００２８】まず、図１（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１のチャネル形成領域に、注
入エネルギーが約７０ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物イオンであって、質量
数が相対的に大きい、例えばインジウム（Ｉｎ）イオン
を４回に分けてイオン注入する。各イオン注入の後に
は、半導体基板１１を、約１００℃／秒以上、好ましく
は約２００℃／秒の昇温レートで且つ８５０℃〜１０５
０℃程度にまで昇温し、ピーク温度を最大で１０秒間程
度保持するか又はピーク温度を保持しない急速熱処理
（ＲＴＡ）を行なう。このように、重イオンの注入工程
及び該注入工程ごとの結晶性回復の熱処理工程を４回ず
つ繰り返すことにより、半導体基板１１の上部に、第１
の拡散層としてのＰ型チャネル拡散層１２を形成する。
なお、ピーク温度を保持しない急速熱処理とは、熱処理
温度がピーク温度に達すると同時に降温することをい
う。
コンからなる半導体基板１１のチャネル形成領域に、注
入エネルギーが約７０ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物イオンであって、質量
数が相対的に大きい、例えばインジウム（Ｉｎ）イオン
を４回に分けてイオン注入する。各イオン注入の後に
は、半導体基板１１を、約１００℃／秒以上、好ましく
は約２００℃／秒の昇温レートで且つ８５０℃〜１０５
０℃程度にまで昇温し、ピーク温度を最大で１０秒間程
度保持するか又はピーク温度を保持しない急速熱処理
（ＲＴＡ）を行なう。このように、重イオンの注入工程
及び該注入工程ごとの結晶性回復の熱処理工程を４回ず
つ繰り返すことにより、半導体基板１１の上部に、第１
の拡散層としてのＰ型チャネル拡散層１２を形成する。
なお、ピーク温度を保持しない急速熱処理とは、熱処理
温度がピーク温度に達すると同時に降温することをい
う。
【００２９】また、重イオンの注入工程及び熱処理工程
の繰り返し数は、必ずしも４回である必要はなく、イン
ジウムイオンのイオン注入によりチャネル形成領域にア
モルファス層が形成されない程度の注入ドーズ量のイオ
ン注入を、Ｐ型チャネル拡散層１２に所定の不純物濃度
を得られるまで繰り返せばよい。
の繰り返し数は、必ずしも４回である必要はなく、イン
ジウムイオンのイオン注入によりチャネル形成領域にア
モルファス層が形成されない程度の注入ドーズ量のイオ
ン注入を、Ｐ型チャネル拡散層１２に所定の不純物濃度
を得られるまで繰り返せばよい。
【００３０】また、ここでは、Ｐ型チャネル拡散層１２
の活性化の４回分の熱処理を第１の急速熱処理と呼ぶ。
の活性化の４回分の熱処理を第１の急速熱処理と呼ぶ。
【００３１】一般に、シリコン結晶は注入ドーズ量が約
５×１０13／ｃｍ2 以上のインジウムのイオン注入によ
りアモルファス化される。従って、第１の実施形態にお
いては、約１×１０13／ｃｍ2 の注入ドーズ量によりイ
ンジウムをイオン注入し、そのイオン注入のつど結晶性
の回復のための熱処理を行なうため、半導体基板１１の
チャネル形成領域をアモルファス化することなく、高濃
度のＰ型チャネル拡散層１２を確実に形成することがで
きる。
５×１０13／ｃｍ2 以上のインジウムのイオン注入によ
りアモルファス化される。従って、第１の実施形態にお
いては、約１×１０13／ｃｍ2 の注入ドーズ量によりイ
ンジウムをイオン注入し、そのイオン注入のつど結晶性
の回復のための熱処理を行なうため、半導体基板１１の
チャネル形成領域をアモルファス化することなく、高濃
度のＰ型チャネル拡散層１２を確実に形成することがで
きる。
【００３２】次に、図１（ｂ）に示すように、半導体基
板１１上に、膜厚が１．５ｎｍ程度の酸化シリコンから
なるゲート絶縁膜１３と、その上に膜厚が１００ｎｍ程
度のポリシリコン又はポリメタルからなるゲート電極１
４とを選択的に形成する。
板１１上に、膜厚が１．５ｎｍ程度の酸化シリコンから
なるゲート絶縁膜１３と、その上に膜厚が１００ｎｍ程
度のポリシリコン又はポリメタルからなるゲート電極１
４とを選択的に形成する。
【００３３】次に、図１（ｃ）に示すように、ゲート電
極１４をマスクとして半導体基板１１に、注入エネルギ
ーが３ｋｅＶで、注入ドーズ量が３×１０14／ｃｍ2 程
度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを
イオン注入して、Ｎ型注入層１５Ａを形成する。
極１４をマスクとして半導体基板１１に、注入エネルギ
ーが３ｋｅＶで、注入ドーズ量が３×１０14／ｃｍ2 程
度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを
イオン注入して、Ｎ型注入層１５Ａを形成する。
【００３４】次に、半導体基板１１に対して、約２００
℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度に
まで昇温し、ピーク温度を最大で１０秒間程度保持する
か又はピーク温度を保持しない第２の急速熱処理を行な
う。この第２の急速熱処理により、図１（ｄ）に示すよ
うに、半導体基板１１におけるゲート電極１４の側方の
領域に、Ｎ型注入層１５Ａに含まれるヒ素イオンが拡散
してなり、比較的に浅い接合面を持つ第２の拡散層とし
てのＮ型エクステンション高濃度拡散層１５Ｂが形成さ
れる。さらに、第２の急速熱処理によって、ヒ素イオン
のイオン注入により形成されたアモルファス層がクリス
タル層に回復するが、注入時におけるアモルファス・ク
リスタル界面の下側に転位ループ欠陥層２０が形成され
る。なお、第１の実施形態においては、Ｎ型エクステン
ション高濃度拡散層１５Ｂの接合位置は、Ｐ型チャネル
拡散層１２の接合位置よりも浅くなるようにしている。
℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度に
まで昇温し、ピーク温度を最大で１０秒間程度保持する
か又はピーク温度を保持しない第２の急速熱処理を行な
う。この第２の急速熱処理により、図１（ｄ）に示すよ
うに、半導体基板１１におけるゲート電極１４の側方の
領域に、Ｎ型注入層１５Ａに含まれるヒ素イオンが拡散
してなり、比較的に浅い接合面を持つ第２の拡散層とし
てのＮ型エクステンション高濃度拡散層１５Ｂが形成さ
れる。さらに、第２の急速熱処理によって、ヒ素イオン
のイオン注入により形成されたアモルファス層がクリス
タル層に回復するが、注入時におけるアモルファス・ク
リスタル界面の下側に転位ループ欠陥層２０が形成され
る。なお、第１の実施形態においては、Ｎ型エクステン
ション高濃度拡散層１５Ｂの接合位置は、Ｐ型チャネル
拡散層１２の接合位置よりも浅くなるようにしている。
【００３５】その結果、図２（ａ）に示すように、第２
の急速熱処理によって、転位ループ欠陥層２０にＰ型チ
ャネル拡散層１２に含まれるインジウムが偏析すること
により、Ｎ型エクステンション高濃度拡散層１５Ｂの下
側に、Ｐ型チャネル拡散層１２よりも高濃度であり、第
３の拡散層としてのＰ型ポケット拡散層１６Ａが、転移
ループ欠陥層２０とＰ型チャネル拡散層１２のインジウ
ムとの相互作用によって形成される。
の急速熱処理によって、転位ループ欠陥層２０にＰ型チ
ャネル拡散層１２に含まれるインジウムが偏析すること
により、Ｎ型エクステンション高濃度拡散層１５Ｂの下
側に、Ｐ型チャネル拡散層１２よりも高濃度であり、第
３の拡散層としてのＰ型ポケット拡散層１６Ａが、転移
ループ欠陥層２０とＰ型チャネル拡散層１２のインジウ
ムとの相互作用によって形成される。
【００３６】次に、例えばＣＶＤ法により、半導体基板
１１上にゲート電極１４を含む全面にわたって膜厚が約
５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積し
たシリコン窒化膜に対して異方性エッチングを行なうこ
とにより、図２（ｂ）に示すように、ゲート電極１４に
おけるゲート長方向側の側面上にシリコン窒化膜からな
るサイドウォール１７を形成する。ここで、サイドウォ
ール１７には、窒化シリコンに代えて酸化シリコンを用
いてもよく、さらには、酸化シリコンと窒化シリコンと
からなる積層膜を用いてもよい。
１１上にゲート電極１４を含む全面にわたって膜厚が約
５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積し
たシリコン窒化膜に対して異方性エッチングを行なうこ
とにより、図２（ｂ）に示すように、ゲート電極１４に
おけるゲート長方向側の側面上にシリコン窒化膜からな
るサイドウォール１７を形成する。ここで、サイドウォ
ール１７には、窒化シリコンに代えて酸化シリコンを用
いてもよく、さらには、酸化シリコンと窒化シリコンと
からなる積層膜を用いてもよい。
【００３７】次に、ゲート電極１４及びサイドウォール
１７をマスクとして、半導体基板１１に、注入エネルギ
ーが１５ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2
程度のＮ型の不純物であるヒ素イオンをイオン注入す
る。続いて、半導体基板１１に対して、約２００℃／秒
〜２５０℃／秒の昇温レートで且つ８５０℃〜１０５０
℃程度にまで昇温し、ピーク温度を最大で１０秒間程度
保持するか又はピーク温度を保持しない第３の急速熱処
理を行なう。この第３の急速熱処理により、図２（ｃ）
に示すように、半導体基板１１におけるサイドウォール
１７の側方の領域に、ヒ素イオンが拡散してなり、Ｎ型
エクステンション高濃度拡散層１５Ｂと接続され且つＮ
型エクステンション高濃度拡散層１５Ｂよりも深い、さ
らにはＰ型ポケット拡散層１６Ａよりも深い接合面を持
つ第４の拡散層としてのＮ型ソースドレイン拡散層１８
を形成する。
１７をマスクとして、半導体基板１１に、注入エネルギ
ーが１５ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2
程度のＮ型の不純物であるヒ素イオンをイオン注入す
る。続いて、半導体基板１１に対して、約２００℃／秒
〜２５０℃／秒の昇温レートで且つ８５０℃〜１０５０
℃程度にまで昇温し、ピーク温度を最大で１０秒間程度
保持するか又はピーク温度を保持しない第３の急速熱処
理を行なう。この第３の急速熱処理により、図２（ｃ）
に示すように、半導体基板１１におけるサイドウォール
１７の側方の領域に、ヒ素イオンが拡散してなり、Ｎ型
エクステンション高濃度拡散層１５Ｂと接続され且つＮ
型エクステンション高濃度拡散層１５Ｂよりも深い、さ
らにはＰ型ポケット拡散層１６Ａよりも深い接合面を持
つ第４の拡散層としてのＮ型ソースドレイン拡散層１８
を形成する。
【００３８】このように、第１の実施形態によると、図
１（ａ）に示すＰ型チャネル拡散層１２の形成工程にお
いて、質量数が相対的に大きい重イオンであるインジウ
ムイオンを１×１０13／ｃｍ2 程度の低ドーズ量で複数
回に分けて行なう。さらに、各イオン注入のつど熱処理
を加えて、チャネル形成領域の結晶性を回復させること
により、半導体基板１１のアモルファス化が防止され
る。このため、Ｐ型チャネル拡散層１２の形成時におい
て、チャネル形成領域に重イオンによるアモルファス・
クリスタル界面が形成されることがない。
１（ａ）に示すＰ型チャネル拡散層１２の形成工程にお
いて、質量数が相対的に大きい重イオンであるインジウ
ムイオンを１×１０13／ｃｍ2 程度の低ドーズ量で複数
回に分けて行なう。さらに、各イオン注入のつど熱処理
を加えて、チャネル形成領域の結晶性を回復させること
により、半導体基板１１のアモルファス化が防止され
る。このため、Ｐ型チャネル拡散層１２の形成時におい
て、チャネル形成領域に重イオンによるアモルファス・
クリスタル界面が形成されることがない。
【００３９】従って、重イオン注入後の急速熱処理時に
おいて、半導体基板１１のチャネル形成領域に転位ルー
プ欠陥層が形成されることがなくなるため、Ｐ型チャネ
ル拡散層１２に含まれるインジウムが、急速熱処理時に
転位ループ欠陥層に偏析して不活性化してしまうことを
も防止することができる。
おいて、半導体基板１１のチャネル形成領域に転位ルー
プ欠陥層が形成されることがなくなるため、Ｐ型チャネ
ル拡散層１２に含まれるインジウムが、急速熱処理時に
転位ループ欠陥層に偏析して不活性化してしまうことを
も防止することができる。
【００４０】また、Ｐ型チャネル拡散層１２に転位ルー
プ欠陥層が形成されないため、該転位ループ欠陥層に起
因するリーク電流をも防止することもできる。
プ欠陥層が形成されないため、該転位ループ欠陥層に起
因するリーク電流をも防止することもできる。
【００４１】以上のことから、重イオンであるインジウ
ムイオンを用いた高濃度なＰ型チャネル拡散層１２を確
実に形成することができる。
ムイオンを用いた高濃度なＰ型チャネル拡散層１２を確
実に形成することができる。
【００４２】さらに、インジウムイオンのイオン注入ご
とに急速熱処理を施すため、イオン注入により半導体結
晶が受けるダメージを各イオン注入のつど回復すること
ができる。これにより、所定のドーズ量を複数回に分け
て行なうイオン注入ごとに注入ダメージが累積されて、
半導体基板１１がアモルファス化してしまうことを確実
に防止することができる。その結果、イオン注入ごとに
ダメージが回復するため、クリスタル層に含まれる結晶
欠陥までもが回復され、リーク電流が一層低減する。
とに急速熱処理を施すため、イオン注入により半導体結
晶が受けるダメージを各イオン注入のつど回復すること
ができる。これにより、所定のドーズ量を複数回に分け
て行なうイオン注入ごとに注入ダメージが累積されて、
半導体基板１１がアモルファス化してしまうことを確実
に防止することができる。その結果、イオン注入ごとに
ダメージが回復するため、クリスタル層に含まれる結晶
欠陥までもが回復され、リーク電流が一層低減する。
【００４３】また、Ｐ型チャネル拡散層１２の形成に、
質量数が相対的に大きいインジウムイオンを用いている
ため、Ｐ型チャネル拡散層１２における基板表面の近傍
において不純物濃度が低くなり、一方、基板表面から少
し深い領域においては不純物濃度が高くなる、いわゆる
レトログレードな不純物プロファイルを得ることができ
る。このため、キャリアの移動度が低下せず且つ短チャ
ネル効果の顕在化を抑制することができるので、トラン
ジスタの微細化を確実に図ることができる。
質量数が相対的に大きいインジウムイオンを用いている
ため、Ｐ型チャネル拡散層１２における基板表面の近傍
において不純物濃度が低くなり、一方、基板表面から少
し深い領域においては不純物濃度が高くなる、いわゆる
レトログレードな不純物プロファイルを得ることができ
る。このため、キャリアの移動度が低下せず且つ短チャ
ネル効果の顕在化を抑制することができるので、トラン
ジスタの微細化を確実に図ることができる。
【００４４】一方、Ｎ型注入層１５Ａを形成する際のヒ
素イオンの注入時には、半導体基板１１がアモルファス
化する。このため、第２の急速熱処理により、アモルフ
ァス・クリスタル界面の下側に転位ループ欠陥層２０が
形成される。インジウムは、転位ループ欠陥層２０に強
く偏析することが知られており、本実施形態のように、
Ｐ型チャネル拡散層１２の不純物イオンにインジウムを
用いていることから、転位ループ欠陥層２０、すなわち
Ｎ型エクステンション高濃度拡散層１５Ｂの接合面の下
側にインジウムが強く偏析した領域が形成される。この
領域が実質的にＰ型ポケット拡散層１６Ａとして機能す
るため、Ｐ型ポケット拡散層１６Ａを形成する工程をわ
ざわざ設ける必要がない。
素イオンの注入時には、半導体基板１１がアモルファス
化する。このため、第２の急速熱処理により、アモルフ
ァス・クリスタル界面の下側に転位ループ欠陥層２０が
形成される。インジウムは、転位ループ欠陥層２０に強
く偏析することが知られており、本実施形態のように、
Ｐ型チャネル拡散層１２の不純物イオンにインジウムを
用いていることから、転位ループ欠陥層２０、すなわち
Ｎ型エクステンション高濃度拡散層１５Ｂの接合面の下
側にインジウムが強く偏析した領域が形成される。この
領域が実質的にＰ型ポケット拡散層１６Ａとして機能す
るため、Ｐ型ポケット拡散層１６Ａを形成する工程をわ
ざわざ設ける必要がない。
【００４５】なお、第１の実施形態においては、Ｐ型チ
ャネル拡散層１２の不純物イオンにインジウムイオンを
用いたが、これに代えて、ホウ素イオンよりも重いＰ型
となる元素イオン、又はホウ素イオンと該ホウ素イオン
よりも重いＰ型となる元素イオンとの双方を用いてもよ
い。さらには、インジウムよりも質量数が大きい３Ｂ族
元素を用いてもよい。
ャネル拡散層１２の不純物イオンにインジウムイオンを
用いたが、これに代えて、ホウ素イオンよりも重いＰ型
となる元素イオン、又はホウ素イオンと該ホウ素イオン
よりも重いＰ型となる元素イオンとの双方を用いてもよ
い。さらには、インジウムよりも質量数が大きい３Ｂ族
元素を用いてもよい。
【００４６】また、図１（ｄ）に示す工程における第２
の急速熱処理を省略してもよい。この場合には、図２
（ｃ）に示す工程の第３の急速熱処理により、Ｎ型エク
ステンション高濃度拡散層１５Ｂ、Ｐ型ポケット拡散層
１６Ａ及びＮ型ソースドレイン拡散層１８が同時に形成
される。
の急速熱処理を省略してもよい。この場合には、図２
（ｃ）に示す工程の第３の急速熱処理により、Ｎ型エク
ステンション高濃度拡散層１５Ｂ、Ｐ型ポケット拡散層
１６Ａ及びＮ型ソースドレイン拡散層１８が同時に形成
される。
【００４７】また、第１の実施形態は、半導体装置とし
てＮチャネルＭＩＳ型トランジスタを用いたが、これに
代えて、ＰチャネルＭＩＳ型トランジスタであってもよ
い。ＰチャネルＭＩＳ型トランジスタの場合には、チャ
ネル拡散層を構成するＮ型の不純物イオンとして、例え
ば、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イ
オン等のようにヒ素イオンよりも重い５Ｂ族元素を用い
ることができる。
てＮチャネルＭＩＳ型トランジスタを用いたが、これに
代えて、ＰチャネルＭＩＳ型トランジスタであってもよ
い。ＰチャネルＭＩＳ型トランジスタの場合には、チャ
ネル拡散層を構成するＮ型の不純物イオンとして、例え
ば、アンチモン（Ｓｂ）イオン又はビスマス（Ｂｉ）イ
オン等のようにヒ素イオンよりも重い５Ｂ族元素を用い
ることができる。
【００４８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００４９】図３（ａ）〜図３（ｃ）及び図４（ａ）〜
図４（ｃ）は本発明の第２の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。第２の実施形態においては、Ｎ型エクステンション
高濃度拡散層の下側にＰ型ポケット拡散層を積極的に形
成する構成とする。
図４（ｃ）は本発明の第２の実施形態に係るＭＩＳ型ト
ランジスタの製造方法の工程順の断面構成を示してい
る。第２の実施形態においては、Ｎ型エクステンション
高濃度拡散層の下側にＰ型ポケット拡散層を積極的に形
成する構成とする。
【００５０】まず、図３（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１のチャネル形成領域に、注
入エネルギーが約７０ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物イオンであって、質量
数が相対的に大きい、例えばインジウム（Ｉｎ）イオン
を４回に分けてイオン注入する。各イオン注入の後に
は、半導体基板１１を、約１００℃／秒以上、好ましく
は約２００℃／秒の昇温レートで且つ８５０℃〜１０５
０℃程度にまで昇温し、ピーク温度を最大で１０秒間程
度保持するか又はピーク温度を保持しない急速熱処理
（ＲＴＡ）を行なう。このように、重イオンの注入工程
及び該注入工程ごとの結晶性回復の熱処理工程を４回ず
つ繰り返すことにより、半導体基板１１の上部に、第１
の拡散層としてのＰ型チャネル拡散層１２を形成する。
コンからなる半導体基板１１のチャネル形成領域に、注
入エネルギーが約７０ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物イオンであって、質量
数が相対的に大きい、例えばインジウム（Ｉｎ）イオン
を４回に分けてイオン注入する。各イオン注入の後に
は、半導体基板１１を、約１００℃／秒以上、好ましく
は約２００℃／秒の昇温レートで且つ８５０℃〜１０５
０℃程度にまで昇温し、ピーク温度を最大で１０秒間程
度保持するか又はピーク温度を保持しない急速熱処理
（ＲＴＡ）を行なう。このように、重イオンの注入工程
及び該注入工程ごとの結晶性回復の熱処理工程を４回ず
つ繰り返すことにより、半導体基板１１の上部に、第１
の拡散層としてのＰ型チャネル拡散層１２を形成する。
【００５１】なお、重イオンの注入工程及び熱処理工程
の繰り返し数は、必ずしも４回である必要はなく、イン
ジウムイオンのイオン注入によりチャネル形成領域にア
モルファス層が形成されない程度の注入ドーズ量のイオ
ン注入を、Ｐ型チャネル拡散層１２に所定の不純物濃度
を得られるまで繰り返せばよい。
の繰り返し数は、必ずしも４回である必要はなく、イン
ジウムイオンのイオン注入によりチャネル形成領域にア
モルファス層が形成されない程度の注入ドーズ量のイオ
ン注入を、Ｐ型チャネル拡散層１２に所定の不純物濃度
を得られるまで繰り返せばよい。
【００５２】また、ここでは、Ｐ型チャネル拡散層１２
の活性化の４回分の熱処理を第１の急速熱処理と呼ぶ。
の活性化の４回分の熱処理を第１の急速熱処理と呼ぶ。
【００５３】次に、図３（ｂ）に示すように、半導体基
板１１上に、膜厚が１．５ｎｍ程度の酸化シリコンから
なるゲート絶縁膜１３と、その上に膜厚が１００ｎｍ程
度のポリシリコン又はポリメタルからなるゲート電極１
４とを選択的に形成する。
板１１上に、膜厚が１．５ｎｍ程度の酸化シリコンから
なるゲート絶縁膜１３と、その上に膜厚が１００ｎｍ程
度のポリシリコン又はポリメタルからなるゲート電極１
４とを選択的に形成する。
【００５４】次に、図３（ｃ）に示すように、ゲート電
極１４をマスクとして半導体基板１１に、注入エネルギ
ーが３ｋｅＶで、注入ドーズ量が３×１０14／ｃｍ2 程
度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを
イオン注入して、Ｎ型注入層１５Ａを形成する。続い
て、ゲート電極１４をマスクとして半導体基板１１に、
注入エネルギーが１５ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物である、例えばホウ素
（Ｂ）イオンをイオン注入して、Ｎ型注入層１５Ａの下
側にＰ型注入層１６Ｂを形成する。なお、ヒ素イオンと
ホウ素イオンとの注入の順序は問われない。
極１４をマスクとして半導体基板１１に、注入エネルギ
ーが３ｋｅＶで、注入ドーズ量が３×１０14／ｃｍ2 程
度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを
イオン注入して、Ｎ型注入層１５Ａを形成する。続い
て、ゲート電極１４をマスクとして半導体基板１１に、
注入エネルギーが１５ｋｅＶで、注入ドーズ量が１×１
０13／ｃｍ2 程度のＰ型の不純物である、例えばホウ素
（Ｂ）イオンをイオン注入して、Ｎ型注入層１５Ａの下
側にＰ型注入層１６Ｂを形成する。なお、ヒ素イオンと
ホウ素イオンとの注入の順序は問われない。
【００５５】次に、半導体基板１１に対して、約２００
℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度に
まで昇温し、ピーク温度を最大で１０秒間程度保持する
か又はピーク温度を保持しない第２の急速熱処理を行な
う。この第２の急速熱処理により、図４（ａ）に示すよ
うに、半導体基板１１におけるゲート電極１４の側方の
領域に、Ｎ型注入層１５Ａに含まれるヒ素イオンが拡散
してなり、比較的に浅い接合面を持つ第２の拡散層とし
てのＮ型エクステンション高濃度拡散層１５Ｂと、該Ｎ
型エクステンション高濃度拡散層１５Ｂの下側の領域
に、Ｐ型注入層１６Ｂに含まれるホウ素イオンが拡散し
てなるＰ型ポケット拡散層１６Ｃが形成される。さら
に、第２の急速熱処理によって、ヒ素イオンのイオン注
入により形成されたアモルファス層がクリスタル層に回
復するが、注入時におけるアモルファス・クリスタル界
面の下側に転位ループ欠陥層２０が形成される。なお、
第２の実施形態においても、Ｎ型エクステンション高濃
度拡散層１５Ｂの接合位置は、Ｐ型チャネル拡散層１２
の接合位置よりも浅くなるようにしている。
℃／秒の昇温レートで且つ８５０℃〜１０５０℃程度に
まで昇温し、ピーク温度を最大で１０秒間程度保持する
か又はピーク温度を保持しない第２の急速熱処理を行な
う。この第２の急速熱処理により、図４（ａ）に示すよ
うに、半導体基板１１におけるゲート電極１４の側方の
領域に、Ｎ型注入層１５Ａに含まれるヒ素イオンが拡散
してなり、比較的に浅い接合面を持つ第２の拡散層とし
てのＮ型エクステンション高濃度拡散層１５Ｂと、該Ｎ
型エクステンション高濃度拡散層１５Ｂの下側の領域
に、Ｐ型注入層１６Ｂに含まれるホウ素イオンが拡散し
てなるＰ型ポケット拡散層１６Ｃが形成される。さら
に、第２の急速熱処理によって、ヒ素イオンのイオン注
入により形成されたアモルファス層がクリスタル層に回
復するが、注入時におけるアモルファス・クリスタル界
面の下側に転位ループ欠陥層２０が形成される。なお、
第２の実施形態においても、Ｎ型エクステンション高濃
度拡散層１５Ｂの接合位置は、Ｐ型チャネル拡散層１２
の接合位置よりも浅くなるようにしている。
【００５６】次に、例えばＣＶＤ法により、半導体基板
１１上にゲート電極１４を含む全面にわたって膜厚が約
５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積し
たシリコン窒化膜に対して異方性エッチングを行なうこ
とにより、図４（ｂ）に示すように、ゲート電極１４に
おけるゲート長方向側の側面上にシリコン窒化膜からな
るサイドウォール１７を形成する。ここで、サイドウォ
ール１７には、窒化シリコンに代えて酸化シリコンを用
いてもよく、さらには、酸化シリコンと窒化シリコンと
の積層膜としてもよい。
１１上にゲート電極１４を含む全面にわたって膜厚が約
５０ｎｍのシリコン窒化膜を堆積する。続いて、堆積し
たシリコン窒化膜に対して異方性エッチングを行なうこ
とにより、図４（ｂ）に示すように、ゲート電極１４に
おけるゲート長方向側の側面上にシリコン窒化膜からな
るサイドウォール１７を形成する。ここで、サイドウォ
ール１７には、窒化シリコンに代えて酸化シリコンを用
いてもよく、さらには、酸化シリコンと窒化シリコンと
の積層膜としてもよい。
【００５７】次に、ゲート電極１４及びサイドウォール
１７をマスクとして、半導体基板１１に、注入エネルギ
ーが１５ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2
程度のＮ型の不純物であるヒ素イオンをイオン注入す
る。続いて、半導体基板１１に対して、約２００℃／秒
〜２５０℃／秒の昇温レートで且つ８５０℃〜１０５０
℃程度にまで昇温し、ピーク温度を最大で１０秒間程度
保持するか又はピーク温度を保持しない第３の急速熱処
理を行なう。この第３の急速熱処理により、図４（ｃ）
に示すように、半導体基板１１におけるサイドウォール
１７の側方の領域に、ヒ素イオンが拡散してなり、Ｎ型
エクステンション高濃度拡散層１５Ｂと接続され且つＮ
型エクステンション高濃度拡散層１５Ｂよりも深い、さ
らにはＰ型ポケット拡散層１６Ｃよりも深い接合面を持
つ第４の拡散層としてのＮ型ソースドレイン拡散層１８
を形成する。
１７をマスクとして、半導体基板１１に、注入エネルギ
ーが１５ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2
程度のＮ型の不純物であるヒ素イオンをイオン注入す
る。続いて、半導体基板１１に対して、約２００℃／秒
〜２５０℃／秒の昇温レートで且つ８５０℃〜１０５０
℃程度にまで昇温し、ピーク温度を最大で１０秒間程度
保持するか又はピーク温度を保持しない第３の急速熱処
理を行なう。この第３の急速熱処理により、図４（ｃ）
に示すように、半導体基板１１におけるサイドウォール
１７の側方の領域に、ヒ素イオンが拡散してなり、Ｎ型
エクステンション高濃度拡散層１５Ｂと接続され且つＮ
型エクステンション高濃度拡散層１５Ｂよりも深い、さ
らにはＰ型ポケット拡散層１６Ｃよりも深い接合面を持
つ第４の拡散層としてのＮ型ソースドレイン拡散層１８
を形成する。
【００５８】このように、第２の実施形態によると、第
１の実施形態と同様に、図３（ａ）に示すＰ型チャネル
拡散層１２の形成工程において、重イオンであるインジ
ウムイオンを１×１０13／ｃｍ2 程度の低ドーズ量で複
数回に分けて行ない、さらに、各イオン注入のつど熱処
理を加えて、チャネル形成領域の結晶性を回復させるこ
とにより、半導体基板１１のアモルファス化が防止され
る。このため、Ｐ型チャネル拡散層１２の形成時におい
て、チャネル形成領域に重イオンによるアモルファス・
クリスタル界面が形成されることがない。その結果、重
イオン注入後の急速熱処理時において、半導体基板１１
のチャネル形成領域に転位ループ欠陥層が形成されるこ
とがなくなり、Ｐ型チャネル拡散層１２に含まれるイン
ジウムが、急速熱処理時に転位ループ欠陥層に偏析して
不活性化してしまうことを防止することができる。
１の実施形態と同様に、図３（ａ）に示すＰ型チャネル
拡散層１２の形成工程において、重イオンであるインジ
ウムイオンを１×１０13／ｃｍ2 程度の低ドーズ量で複
数回に分けて行ない、さらに、各イオン注入のつど熱処
理を加えて、チャネル形成領域の結晶性を回復させるこ
とにより、半導体基板１１のアモルファス化が防止され
る。このため、Ｐ型チャネル拡散層１２の形成時におい
て、チャネル形成領域に重イオンによるアモルファス・
クリスタル界面が形成されることがない。その結果、重
イオン注入後の急速熱処理時において、半導体基板１１
のチャネル形成領域に転位ループ欠陥層が形成されるこ
とがなくなり、Ｐ型チャネル拡散層１２に含まれるイン
ジウムが、急速熱処理時に転位ループ欠陥層に偏析して
不活性化してしまうことを防止することができる。
【００５９】また、Ｐ型チャネル拡散層１２に転位ルー
プ欠陥層が形成されないため、該転位ループ欠陥層に起
因するリーク電流をも防止することもできる。
プ欠陥層が形成されないため、該転位ループ欠陥層に起
因するリーク電流をも防止することもできる。
【００６０】以上のことから、重イオンであるインジウ
ムイオンを用いた高濃度なＰ型チャネル拡散層１２を確
実に形成することができる。
ムイオンを用いた高濃度なＰ型チャネル拡散層１２を確
実に形成することができる。
【００６１】また、Ｐ型チャネル拡散層１２の形成に質
量数が相対的に大きいインジウムイオンを用いているた
め、Ｐ型チャネル拡散層１２にレトログレードな不純物
プロファイルを得ることができる。このため、キャリア
の移動度が低下せず且つ短チャネル効果の顕在化を抑制
することができるので、トランジスタの微細化を確実に
図ることができる。
量数が相対的に大きいインジウムイオンを用いているた
め、Ｐ型チャネル拡散層１２にレトログレードな不純物
プロファイルを得ることができる。このため、キャリア
の移動度が低下せず且つ短チャネル効果の顕在化を抑制
することができるので、トランジスタの微細化を確実に
図ることができる。
【００６２】第２の実施形態においても、Ｎ型注入層１
５Ａの形成時にヒ素イオンの注入及びその後の第２の急
速熱処理により、アモルファス・クリスタル界面の下側
に転位ループ欠陥層２０が形成される。ここでも、Ｐ型
チャネル拡散層１２の不純物イオンにインジウムを用い
ていることから、転位ループ欠陥層２０、すなわちＮ型
エクステンション高濃度拡散層１５Ｂの接合面の下側に
インジウムが強く偏析する領域が形成され、実質的なＰ
型ポケット拡散層が形成される。その上、第２の実施形
態においては、図３（ｃ）に示す工程において、Ｎ型注
入層１５Ａの下側にホウ素イオンを注入することにより
Ｐ型注入層１６Ｂを設けている。これにより、Ｐ型ポケ
ット拡散層１６Ｃの不純物濃度の不足を補うことができ
る。
５Ａの形成時にヒ素イオンの注入及びその後の第２の急
速熱処理により、アモルファス・クリスタル界面の下側
に転位ループ欠陥層２０が形成される。ここでも、Ｐ型
チャネル拡散層１２の不純物イオンにインジウムを用い
ていることから、転位ループ欠陥層２０、すなわちＮ型
エクステンション高濃度拡散層１５Ｂの接合面の下側に
インジウムが強く偏析する領域が形成され、実質的なＰ
型ポケット拡散層が形成される。その上、第２の実施形
態においては、図３（ｃ）に示す工程において、Ｎ型注
入層１５Ａの下側にホウ素イオンを注入することにより
Ｐ型注入層１６Ｂを設けている。これにより、Ｐ型ポケ
ット拡散層１６Ｃの不純物濃度の不足を補うことができ
る。
【００６３】その上、Ｐ型注入層１６Ｂを形成する際の
ホウ素イオンの注入ドーズ量は、半導体基板１１にアモ
ルファス化が生じない値に設定しているため、該ホウ素
イオンの注入によるアモルファス・クリスタル界面は形
成されない。
ホウ素イオンの注入ドーズ量は、半導体基板１１にアモ
ルファス化が生じない値に設定しているため、該ホウ素
イオンの注入によるアモルファス・クリスタル界面は形
成されない。
【００６４】なお、第２の実施形態においても、Ｐ型チ
ャネル拡散層１２の不純物イオンにインジウムイオンを
用いたが、これに代えて、ホウ素イオンよりも重いＰ型
となる元素イオン、又はホウ素イオンと該ホウ素イオン
よりも重いＰ型となる元素イオンとの双方を用いてもよ
い。さらには、インジウムよりも質量数が大きい３Ｂ族
元素を用いてもよい。
ャネル拡散層１２の不純物イオンにインジウムイオンを
用いたが、これに代えて、ホウ素イオンよりも重いＰ型
となる元素イオン、又はホウ素イオンと該ホウ素イオン
よりも重いＰ型となる元素イオンとの双方を用いてもよ
い。さらには、インジウムよりも質量数が大きい３Ｂ族
元素を用いてもよい。
【００６５】また、図４（ａ）に示す工程における第２
の急速熱処理を省略してもよい。この場合には、図４
（ｃ）に示す工程の第３の急速熱処理により、Ｎ型エク
ステンション高濃度拡散層１５Ｂ、Ｐ型ポケット拡散層
１６Ｃ及びＮ型ソースドレイン拡散層１８が同時に形成
される。
の急速熱処理を省略してもよい。この場合には、図４
（ｃ）に示す工程の第３の急速熱処理により、Ｎ型エク
ステンション高濃度拡散層１５Ｂ、Ｐ型ポケット拡散層
１６Ｃ及びＮ型ソースドレイン拡散層１８が同時に形成
される。
【００６６】また、半導体装置にＮチャネルＭＩＳ型ト
ランジスタを用いて説明したが、ＰチャネルＭＩＳ型ト
ランジスタにも本発明は適用できる。ＰチャネルＭＩＳ
型トランジスタの場合には、チャネル拡散層を構成する
Ｎ型の不純物イオンとして、例えば、アンチモンイオン
又はビスマスイオン等のようにヒ素イオンよりも重い５
Ｂ族元素を用いればよい。
ランジスタを用いて説明したが、ＰチャネルＭＩＳ型ト
ランジスタにも本発明は適用できる。ＰチャネルＭＩＳ
型トランジスタの場合には、チャネル拡散層を構成する
Ｎ型の不純物イオンとして、例えば、アンチモンイオン
又はビスマスイオン等のようにヒ素イオンよりも重い５
Ｂ族元素を用いればよい。
【００６７】
【発明の効果】本発明に係る半導体装置の製造方法によ
ると、ＭＩＳ型トランジスタの微細化に必須の構成であ
る、チャネル形成領域への重イオン注入を行なったとし
ても、チャネル形成領域をアモルファス化しない注入ド
ーズ量で複数回に分けてイオン注入するため、チャネル
形成領域にアモルファス・クリスタル界面が形成される
ことがない。これにより、熱処理時に、チャネル形成領
域に転位ループ欠陥層が形成されなくなるため、チャネ
ル形成領域に注入された重イオンが、転位ループ欠陥層
により不活性化してしまうことを防止することができ
る。また、転位ループ欠陥層が形成されないため、転位
ループ欠陥層に起因するリーク電流を防止することもで
きる。
ると、ＭＩＳ型トランジスタの微細化に必須の構成であ
る、チャネル形成領域への重イオン注入を行なったとし
ても、チャネル形成領域をアモルファス化しない注入ド
ーズ量で複数回に分けてイオン注入するため、チャネル
形成領域にアモルファス・クリスタル界面が形成される
ことがない。これにより、熱処理時に、チャネル形成領
域に転位ループ欠陥層が形成されなくなるため、チャネ
ル形成領域に注入された重イオンが、転位ループ欠陥層
により不活性化してしまうことを防止することができ
る。また、転位ループ欠陥層が形成されないため、転位
ループ欠陥層に起因するリーク電流を防止することもで
きる。
【図１】（ａ）〜（ｄ）は本発明の第１実施形態に係る
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
【図２】（ａ）〜（ｃ）は本発明の第１実施形態に係る
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
【図３】（ａ）〜（ｃ）は本発明の第２実施形態に係る
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
【図４】（ａ）〜（ｃ）は本発明の第２実施形態に係る
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
ＭＩＳ型トランジスタの製造方法を示す工程順の構成断
面図である。
【図５】（ａ）〜（ｃ）は従来のＭＩＳ型トランジスタ
の製造方法を示す工程順の構成断面図である。
の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は従来のＭＩＳ型トランジス
タの製造方法を示す工程順の構成断面図である。
タの製造方法を示す工程順の構成断面図である。
【図７】従来のＭＩＳ型トランジスタにおけるチャネル
拡散層形成後の基板表面からの深さと不純物濃度との関
係を示すグラフである。
拡散層形成後の基板表面からの深さと不純物濃度との関
係を示すグラフである。
１１ 半導体基板
１２ Ｐ型チャネル拡散層（第１の拡散層）
１３ ゲート絶縁膜
１４ ゲート電極
１５Ａ Ｎ型注入層
１５Ｂ Ｎ型エクステンション高濃度拡散層（第２の拡
散層） １６Ａ Ｐ型ポケット拡散層（第３の拡散層） １６Ｂ Ｐ型注入層 １６Ｃ Ｐ型ポケット拡散層（第３の拡散層） １７ サイドウォール １８ Ｎ型ソースドレイン拡散層（第４の拡散層） ２０ 転位ループ欠陥層
散層） １６Ａ Ｐ型ポケット拡散層（第３の拡散層） １６Ｂ Ｐ型注入層 １６Ｃ Ｐ型ポケット拡散層（第３の拡散層） １７ サイドウォール １８ Ｎ型ソースドレイン拡散層（第４の拡散層） ２０ 転位ループ欠陥層
Claims (7)
- 【請求項１】 半導体基板におけるチャネル形成領域
に、質量数が相対的に大きい重イオンからなる第１導電
型の第１の不純物イオンを、前記チャネル形成領域がア
モルファス化しない程度の注入ドーズ量で複数回に分け
てイオン注入すると共に、各イオン注入後のそれぞれに
第１の熱処理を行なうことにより、前記チャネル形成領
域に該領域の結晶性を回復しながら第１導電型の第１の
拡散層を形成する第１の工程と、 前記半導体基板の上にゲート絶縁膜と該ゲート絶縁膜の
上にゲート電極を選択的に形成する第２の工程と、 前記半導体基板に、前記ゲート電極をマスクとして第２
導電型の第２の不純物イオンをイオン注入する第３の工
程と、 前記半導体基板に対して第２の熱処理を行なうことによ
り、前記第２の不純物イオンが拡散してなり、接合位置
が相対的に浅い第２導電型の第２の拡散層を形成する第
４の工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第４の工程において、前記半導体基
板における前記第２の拡散層には転位ループ欠陥層が形
成されると共に、前記第１の不純物イオンが前記転位ル
ープ欠陥層に偏析することにより、前記第２の拡散層の
下側の領域に第１導電型の第３の拡散層が形成されるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第２の工程と前記第４の工程との間
に、 前記半導体基板に、前記ゲート電極をマスクとして第１
導電型の第３の不純物イオンをイオン注入する工程と、 前記第２の熱処理により、前記第２の拡散層の下側に前
記第３の不純物が拡散してなる第１導電型の第３の拡散
層を形成する工程とをさらに備えていることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第４の工程よりも後に、 前記ゲート電極の側面に絶縁膜からなるサイドウォール
を形成する工程と、 前記ゲート電極及びサイドウォールをマスクとして、前
記半導体基板に第２導電型の第４の不純物イオンをイオ
ン注入した後、第３の熱処理を行なうことにより、前記
第２の拡散層の外側に、前記第４の不純物イオンが拡散
してなり且つ前記第２の拡散層よりも深い接合面を持つ
第２導電型の第４の拡散層を形成する工程とをさらに備
えていることを特徴とする請求項１〜３のうちのいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項５】 前記重イオンの注入ドーズ量は、約５×
１０13／ｃｍ2 以下であることを特徴とする請求項１〜
４のうちのいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】 前記第１の熱処理は、昇温レートを約１
００℃／秒以上とし、加熱温度を約８５０℃〜１０５０
℃とし、該加熱時間を最大で約１０秒間保持するか、又
はピーク温度を保持しない急速熱処理であることを特徴
とする請求項１〜５のうちいずれか１項に記載の半導体
装置の製造方法。 - 【請求項７】 前記重イオンは、インジウムであること
を特徴とする請求項１〜６のうちのいずれか１項に記載
の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271330A JP3481223B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体装置の製造方法 |
| EP02019813A EP1291905B1 (en) | 2001-09-07 | 2002-09-05 | Method for fabricating semiconductor device |
| DE60209065T DE60209065T2 (de) | 2001-09-07 | 2002-09-05 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US10/235,830 US6709961B2 (en) | 2001-09-07 | 2002-09-06 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001271330A JP3481223B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086791A true JP2003086791A (ja) | 2003-03-20 |
| JP3481223B2 JP3481223B2 (ja) | 2003-12-22 |
Family
ID=19096853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001271330A Expired - Fee Related JP3481223B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6709961B2 (ja) |
| EP (1) | EP1291905B1 (ja) |
| JP (1) | JP3481223B2 (ja) |
| DE (1) | DE60209065T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702131B1 (ko) | 2005-11-25 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2012028534A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797593B2 (en) * | 2002-09-13 | 2004-09-28 | Texas Instruments Incorporated | Methods and apparatus for improved mosfet drain extension activation |
| US7163867B2 (en) * | 2003-07-28 | 2007-01-16 | International Business Machines Corporation | Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom |
| US7071069B2 (en) * | 2003-12-22 | 2006-07-04 | Chartered Semiconductor Manufacturing, Ltd | Shallow amorphizing implant for gettering of deep secondary end of range defects |
| US7172954B2 (en) * | 2005-05-05 | 2007-02-06 | Infineon Technologies Ag | Implantation process in semiconductor fabrication |
| US8178430B2 (en) * | 2009-04-08 | 2012-05-15 | International Business Machines Corporation | N-type carrier enhancement in semiconductors |
| US8269931B2 (en) * | 2009-09-14 | 2012-09-18 | The Aerospace Corporation | Systems and methods for preparing films using sequential ion implantation, and films formed using same |
| US8946864B2 (en) | 2011-03-16 | 2015-02-03 | The Aerospace Corporation | Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same |
| US9324579B2 (en) | 2013-03-14 | 2016-04-26 | The Aerospace Corporation | Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates |
| JP6083404B2 (ja) * | 2014-03-17 | 2017-02-22 | 信越半導体株式会社 | 半導体基板の評価方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW304301B (ja) * | 1994-12-01 | 1997-05-01 | At & T Corp | |
| US5793088A (en) * | 1996-06-18 | 1998-08-11 | Integrated Device Technology, Inc. | Structure for controlling threshold voltage of MOSFET |
| US5989963A (en) * | 1997-07-21 | 1999-11-23 | Advanced Micro Devices, Inc. | Method for obtaining a steep retrograde channel profile |
| US6063682A (en) * | 1998-03-27 | 2000-05-16 | Advanced Micro Devices, Inc. | Ultra-shallow p-type junction having reduced sheet resistance and method for producing shallow junctions |
| US6333217B1 (en) * | 1999-05-14 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming MOSFET with channel, extension and pocket implants |
| KR100332107B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| US6245619B1 (en) * | 2000-01-21 | 2001-06-12 | International Business Machines Corporation | Disposable-spacer damascene-gate process for SUB 0.05 μm MOS devices |
-
2001
- 2001-09-07 JP JP2001271330A patent/JP3481223B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-05 EP EP02019813A patent/EP1291905B1/en not_active Expired - Fee Related
- 2002-09-05 DE DE60209065T patent/DE60209065T2/de not_active Expired - Lifetime
- 2002-09-06 US US10/235,830 patent/US6709961B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702131B1 (ko) | 2005-11-25 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2012028534A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60209065T2 (de) | 2006-07-20 |
| JP3481223B2 (ja) | 2003-12-22 |
| US20030049917A1 (en) | 2003-03-13 |
| US6709961B2 (en) | 2004-03-23 |
| DE60209065D1 (de) | 2006-04-20 |
| EP1291905B1 (en) | 2006-02-08 |
| EP1291905A2 (en) | 2003-03-12 |
| EP1291905A3 (en) | 2003-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6667216B2 (en) | Semiconductor device and method of fabricating the same | |
| US7220637B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| JPH10189970A (ja) | 半導体素子の製造方法 | |
| JP2007073578A (ja) | 半導体装置及びその製造方法 | |
| JP2000260987A (ja) | 半導体装置とその製造方法 | |
| JPH09135025A (ja) | 半導体装置の製造方法 | |
| US7429771B2 (en) | Semiconductor device having halo implanting regions | |
| JP3481223B2 (ja) | 半導体装置の製造方法 | |
| JP2004072073A (ja) | 半導体デバイスの製造方法および半導体デバイス | |
| JP3356629B2 (ja) | 横型ｍｏｓトランジスタの製造方法 | |
| JPH10214888A (ja) | 半導体装置の製造方法 | |
| US6767808B2 (en) | Method for fabricating semiconductor device | |
| JP3574613B2 (ja) | 半導体装置の製造方法 | |
| JP2005294341A (ja) | 半導体装置の製造方法 | |
| KR100310173B1 (ko) | 엘디디형 상보형 모스 트랜지스터 제조 방법 | |
| JPH10233457A (ja) | 半導体装置の製造方法 | |
| KR20010065154A (ko) | 이중게이트 구조의 트랜지스터 제조방법 | |
| JP2003163220A (ja) | 半導体装置の製造方法 | |
| KR100567030B1 (ko) | 트랜지스터 제조 방법 | |
| JPH11204783A (ja) | 半導体装置およびその製造方法 | |
| KR100550381B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100604537B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH098310A (ja) | 半導体装置の製造方法 | |
| JP2608627B2 (ja) | 半導体装置の製造方法 | |
| KR100196509B1 (ko) | 모스트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |