KR100260366B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 숏채널 효과를 억제하기 위한 LDD 구조를 갖는 반도체 소자의 제조방법을 개시한다.
본 발명에 따른 반도체 소자는 다음과 같이 제조된다. 먼저, 상부에 소자 분리막이 형성되고, 소자 분리막 사이의 기판 상에 게이트 절연막이 개재된 게이트가 형성된 반도체 기판이 제공되고, 게이트의 양 측벽에 제 1 절연막으로 이루어진 제 1 스페이서가 형성된다. 게이트 양측벽 하부에만 제 1 스페이서가 남도록 제 1 스페이서가 소정 두께 만큼 식각되고, 식각된 제 1 스페이서와 게이트를 이온 주입마스크로 하여 기판에 LDD 이온이 주입되어, 소정의 경사진 접합면을 갖는 LDD 영역이 형성된다. 그런 다음, 게이트의 양 측벽에 식각된 제 1 스페이서와 제 2 절연막으로 이루어지는 제 2 스페이서가 형성되고, 제 2 스페이서 및 게이트를 이온 주입 마스크로하여 기판에 고농도 불순물 이온이 주입되어, LDD 영역보다 깊게 고농도 불순물 영역이 형성된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain) 구조를 갖는 MOS 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라, MOS 소자의 소오스 및 드레인 간의 채널길이가 짧아지면서 높은 전류하에서도 신뢰성을 유지할 수 있는 소자에 대한 연구가 지속되고 있다. 한편, 짧은 채널 길이를 갖는 MOS 소자는 드레인 전압이 증가함에 따라 핀치 오프(pinch-off) 보다는 펀치 쓰루(punchthrough)가 발생하게 되고, 이러한 채널 내의 전기적 포텐셜과 전기장을 결정하는 것이 소자의 특성을 좌우하게 된다. 즉, 드레인 영역의 높은 전장에 의한 숏 채널 효과(short channel effect)와 드레인 영역으로부터 소오스 영역에 이르는 전장의 분산 및 드레인 영역에 유도되는 장벽 저하(Drain Induced Barrier Lowering ; 이하, DIBL이라 칭함) 현상 등에 의해 소자의 특성이 좌우된다. 이러한, 숏채널 효과를 억제하기 위하여, LDD(Lightly Doped Drain) 구조의 트랜지스터가 제시되었다.
도 1은 상기한 종래의 LDD 구조의 트랜지스터를 나타낸 단면도로서, 도 1을 참조하여 그의 제조방법을 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(1) 상에 필드 산화막(2)이 형성되고, 필드 산화막(2) 사이의 기판(1) 상에 게이트 절연막(3) 및 게이트(4)가 형성된다. 이어서, 게이트(4) 양측의 기판(1)에 저농도 불순물이 주입되어 LDD 영역(5)이 형성되고, 게이트(4) 양 측벽에 산화막 스페이서(6)가 형성된다. 그리고 나서, 스페이서(6)의 양 측의 기판(1)에 고농도 불순물이 주입되어 고농도 불순물 영역(7)이 형성되어, LDD 구조의 소오스 및 드레인 영역이 완성된다.
상기한 종래의 LDD 구조의 트랜지스터는 LDD 영역을 얕은 접합 깊이로 형성하기 위하여, 낮은 에너지에서 이온 주입이 실시되고, 또한 낮은 온도에서 열처리가 진행된다. 그러나, 고집적화에 따라, 열처리의 온도를 낮추는 것은 불순물을 활성화시키기가 어려울 뿐만 아니라, 접합 누설 전류를 발생시키는 원인이 된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 열처리 온도를 낮추는 것 없이, LDD 영역을 얕은 접합 깊이로 형성함과 더불어 접합면을 예리하게 형성하여 숏채널 효과를 억제할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 LDD 구조를 갖는 MOS 트랜지스터를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 LDD 구조의 MOS 트랜지스터의 제조방법을 나타낸 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 절연막 14 : 게이트
15 : 제 1 스페이서 15-1 : 식각된 제 1 스페이서
16 : LDD 영역 17 : 제 2 스페이서
18 : 고농도 불순물 영역
상기 목적을 달성하기 위한 본 발명에 따른 LDD 구조를 반도체 소자는 다음과 같이 제조된다. 먼저, 상부에 소자 분리막이 형성되고, 소자 분리막 사이의 기판 상에 게이트 절연막이 개재된 게이트가 형성된 반도체 기판이 제공되고, 게이트의 양 측벽에 제 1 절연막으로 이루어진 제 1 스페이서가 형성된다. 게이트 양측벽 하부에만 제 1 스페이서가 남도록 제 1 스페이서가 소정 두께 만큼 식각되고, 식각된 제 1 스페이서와 게이트를 이온 주입마스크로 하여 기판에 LDD 이온이 주입되어, 소정의 경사진 접합면을 갖는 LDD 영역이 형성된다. 그런 다음, 게이트의 양 측벽에 식각된 제 1 스페이서와 제 2 절연막으로 이루어지는 제 2 스페이서가 형성되고, 제 2 스페이서 및 게이트를 이온 주입 마스크로하여 기판에 고농도 불순물 이온이 주입되어, LDD 영역보다 깊게 고농도 불순물 영역이 형성된다.
상기한 본 발명에 의하면, 게이트 양 측벽의 하부에만 소정의 두께로 형성된 스페이서를 이용한 이온 주입에 의해, LDD 영역이 채널 영역으로 갈수록 얕으면서도 예리하게 형성된다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 LDD 구조의 MOS 트랜지스터의 제조방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 공지된 LOCOS(LOCal Oxidation of Silicon) 기술에 의해 필드 산화막(12)이 형성된다. 필드 산화막(12) 사이의 기판 상에 게이트 절연막(13) 및 게이트(14)가 순차적으로 형성된다.
도 2b에 도시된 바와 같이, 도 2a의 구조 상에 제 1 산화막이 증착되고, 건식 식각에 의해 게이트(14)의 표면이 노출되도록 식각되어, 게이트(14)의 양 측벽에 제 1 산화막으로 이루어진 제 1 스페이서(15)가 형성된다. 그런 다음, 도 2c에 도시된 바와 같이, 습식 식각에 의해 제 1 스페이서(15)가 일정 두께만큼 식각되어, 게이트(14)의 양 측벽 하부에만 남게 된다.
도 2d에 도시된 바와 같이, 식각된 제 1 스페이서(15-1) 및 게이트를 이온 주입 마스크로하는 이온 주입 공정에 의해, 기판(11)에 LDD이온이 주입되어, 접합면이 소정의 경사를 갖는 LDD 영역(16)이 형성된다. 즉, LDD 영역(16)의 접합면은, 식각된 제 1 스페이서(15-1) 하부에서 게이트(11)의 하부, 즉 채널 영역으로 갈수록 깊이가 얕아짐과 더불어 게이트(11)의 수직 경계면 하부에서 예리하게 형성된다.
도 2e에 도시된 바와 같이, 도 2D의 구조 상에 제 2 산화막이 증착되고, 건식 식각에 의해 게이트(14)의 표면이 노출되도록 식각되어, 게이트(11)의 양 측벽에 제 1 및 제 2 산화막으로 이루어진 제 2 스페이서(17)가 형성된다. 그런 다음, 제 2 스페이서(17) 및 게이트(14)을 이온 주입 마스크로 하는 이온 주입 공정에 의해, 기판(11)에 고농도 불순물 이온이 주입되어, LDD 영역(16) 보다 깊게 고농도 불순물 영역(18)이 형성된다. 이에 따라, LDD 구조의 소오스 및 드레인 영역이 완성된다.
상기 실시예에 의하면, 게이트 양 측벽의 하부에만 소정의 두께로 형성된 스페이서를 이용한 이온 주입에 의해, LDD 영역이 채널 영역으로 갈수록 얕으면서도 예리하게 형성된다. 4이에 따라, 열처리 온도를 낮추는 것없이 LDD 영역이 형성됨에 따라, 고집적화에 따른 숏채널 효과가 효과적으로 억제됨으로써, 반도체 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (5)
- 상부에 소자 분리막이 형성되고, 상기 소자 분리막 사이의 기판 상에 게이트 절연막이 개재된 게이트가 형성된 반도체 기판을 제공하는 단계;상기 게이트의 양 측벽에 제 1 절연막으로 이루어진 제 1 스페이서를 형성하는 단계;상기 게이트 양측벽 하부에만 상기 제 1 스페이서가 남도록 상기 제 1 스페이서를 소정 두께 만큼 식각하는 단계;상기 식각된 제 1 스페이서와 상기 게이트를 이온 주입마스크로 하여 상기 기판에 LDD이온을 주입하여 소정의 경사진 접합면을 갖는 LDD 영역을 형성하는 단계;상기 게이트의 양 측벽에 상기 식각된 제 1 스페이서와 제 2 절연막으로 이루어지는 제 2 스페이서를 형성하는 단계; 및,상기 제 2 스페이서 및 게이트를 이온 주입 마스크로하여 상기 기판에 고농도 불순물 이온을 주입하여 상기 LDD 영역보다 깊게 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 스페이서를 형성하는 단계는상기 기판 전면에 제 1 절연막을 증착하는 단계와, 상기 제 1 절연막을 상기 게이트의 표면이 노출되도록 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 스페이서를 식각하는 단계는 습식식각으로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 LDD 영역의 접합면은 상기 식각된 제 1 스페이서 하부에서 상기 게이트의 하부로 갈수록 깊이가 얕아짐과 더불어 상기 게이트의 수직 경계면 하부에서 예리한 경사를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 스페이서를 형성하는 단계는상기 LDD 영역이 형성된 기판 상에 제 2 절연막을 증착하는 단계와,상기 게이트의 표면이 노출되도록 상기 제 2 절연막을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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