JPH01117066A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH01117066A JPH01117066A JP27478087A JP27478087A JPH01117066A JP H01117066 A JPH01117066 A JP H01117066A JP 27478087 A JP27478087 A JP 27478087A JP 27478087 A JP27478087 A JP 27478087A JP H01117066 A JPH01117066 A JP H01117066A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＯＳ型半導体装置の製造方法に関し、ゲート電極の闇
値電圧のシフトのないＭＯＳ型半導体装置の製造方法の
提供を目的とし、ゲート電極形成後に、シリコン基板と
前記ゲート電極の側面とのなす角度の中の斜め方向から
イオンの注入を行い、前記ゲート電極の周辺部の下部の
前記シリコン基板（１）に低濃度のイオン注入層を形成
する工程を含むよう構成する。
値電圧のシフトのないＭＯＳ型半導体装置の製造方法の
提供を目的とし、ゲート電極形成後に、シリコン基板と
前記ゲート電極の側面とのなす角度の中の斜め方向から
イオンの注入を行い、前記ゲート電極の周辺部の下部の
前記シリコン基板（１）に低濃度のイオン注入層を形成
する工程を含むよう構成する。
本発明は、半導体装置の製造方法に係り、特にＭＯＳ型
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
ＭＯＳ型半導体装置の高集積化に伴う微細化に伴い、ゲ
ート電極部で制御するチャネル長が１μｍ以下の微細構
造の場合には、ソース、ドレイン間の電圧によるブレイ
クダウンを防ぐために、ドレインの近傍に低濃度の拡散
層を形成し、ソース。
ート電極部で制御するチャネル長が１μｍ以下の微細構
造の場合には、ソース、ドレイン間の電圧によるブレイ
クダウンを防ぐために、ドレインの近傍に低濃度の拡散
層を形成し、ソース。
ドレイン耐圧の向上を図るライトリ−・ドープド・ドレ
イン構造（Ｌ、Ｄ、Ｄ、構造）が用いられている。
イン構造（Ｌ、Ｄ、Ｄ、構造）が用いられている。
しかしながら、従来のプロセスではゲート電極の側壁に
ヘパシリコン酸化膜を残す構造が採用されているが、こ
の構造では低濃度拡散層の直上にはゲート電極が存在し
ないうえ、ソース近傍にも低濃度拡散層が形成されるた
め、低濃度拡散層が抵抗層として働き、トランジスタの
０Ｎｊｌ抗の増加や電界集中によって発生したホットエ
レクトロンはゲート電極で制御できず、シリコン基板と
ゲート酸化膜界面にトラップされるために起きる闇値電
圧の低い方へのシフト等の悪影響が生じている。
ヘパシリコン酸化膜を残す構造が採用されているが、こ
の構造では低濃度拡散層の直上にはゲート電極が存在し
ないうえ、ソース近傍にも低濃度拡散層が形成されるた
め、低濃度拡散層が抵抗層として働き、トランジスタの
０Ｎｊｌ抗の増加や電界集中によって発生したホットエ
レクトロンはゲート電極で制御できず、シリコン基板と
ゲート酸化膜界面にトラップされるために起きる闇値電
圧の低い方へのシフト等の悪影響が生じている。
以上のような状況からゲート電極の闇値電圧が低い方ヘ
シフトするのを防止することが可能なＭＯ８型半導体装
置の製造方法が要望されている。
シフトするのを防止することが可能なＭＯ８型半導体装
置の製造方法が要望されている。
従来のＭＯＳ型半導体装置の製造方法を工程順に第３図
により説明する。
により説明する。
先ず第３図（ａｌに示すように、シリコン基板２１の表
面に周知の選択酸化法により表面保護及び素子分離層と
してのフィールド酸化膜２４を形成し、このフィールド
酸化膜２４により素子形成領域を画定する。
面に周知の選択酸化法により表面保護及び素子分離層と
してのフィールド酸化膜２４を形成し、このフィールド
酸化膜２４により素子形成領域を画定する。
次にフィールド酸化膜２４により画定した素子形成領域
のシリコン基板２１の表面に熱酸化膜よりなるゲート酸
化膜２５を形成し、その表面にＣＶＤ法によりポリシリ
コン膜を形成し、周知のリソグラフィー技術によりポリ
シリコン膜をエツチングしてゲート電極２６を形成する
。
のシリコン基板２１の表面に熱酸化膜よりなるゲート酸
化膜２５を形成し、その表面にＣＶＤ法によりポリシリ
コン膜を形成し、周知のリソグラフィー技術によりポリ
シリコン膜をエツチングしてゲート電極２６を形成する
。
次いで第３図（ｂｌに示すように、ゲート電極２６をマ
スクとしてゲート酸化膜２５を通して低濃度の不純物イ
オンを注入して低濃度のソース２７ａ及びドレイン２８
ａを形成する。
スクとしてゲート酸化膜２５を通して低濃度の不純物イ
オンを注入して低濃度のソース２７ａ及びドレイン２８
ａを形成する。
次いで第３図（Ｃ）に示すように、ゲート電極２６゜ソ
ース２７ａ及びドレイン２８ａの表面にＣＶＤ法により
シリコン酸化膜よりなるカバー絶縁膜２９ａを形成する
。
ース２７ａ及びドレイン２８ａの表面にＣＶＤ法により
シリコン酸化膜よりなるカバー絶縁膜２９ａを形成する
。
最後に第３図＋ｄ）に示すように、カバー絶縁膜２９ａ
を異方性の全面エツチングすることにより、カバー絶縁
膜２９ａのゲート電極２６の側壁部についている部分を
残存させてゲート電極２６の周囲にヘパシリコン酸化膜
２９を形成し、高濃度のイオンの注入を行ってソース２
７及びドレイン２８の拡散領域を形成する。
を異方性の全面エツチングすることにより、カバー絶縁
膜２９ａのゲート電極２６の側壁部についている部分を
残存させてゲート電極２６の周囲にヘパシリコン酸化膜
２９を形成し、高濃度のイオンの注入を行ってソース２
７及びドレイン２８の拡散領域を形成する。
このようにして素子形成領域に素子を形成した＝３−
後、ＣＶＤ法により全面にＰＳＧ膜３０を形成し、リソ
グラフィー技術によりソース電極３１及びドレイン電極
３２用のコンタクトホールを形成し、アルミニウムより
なるソース電極３１及びドレイン電極３２を形成してＭ
ＯＳ型半導体装置を製造する。
グラフィー技術によりソース電極３１及びドレイン電極
３２用のコンタクトホールを形成し、アルミニウムより
なるソース電極３１及びドレイン電極３２を形成してＭ
ＯＳ型半導体装置を製造する。
以上説明の従来のＭＯＳ型半導体装置で問題となるのは
、従来のプロセスによるゲート電極の側壁にヘパシリコ
ン酸化膜を残す構造では低濃度拡散層の直上にはゲート
電極が存在しないため、低濃度拡散層が抵抗層となり、
トランジスタのＯＮ抵抗の増加や電界集中によって発生
したホットエレクトロンはゲート電極で制御できず、シ
リコン基板とゲート酸化膜界面にトラップされるために
起きる闇値電圧の低い方へのシフト等の悪影響が生じて
いることである。
、従来のプロセスによるゲート電極の側壁にヘパシリコ
ン酸化膜を残す構造では低濃度拡散層の直上にはゲート
電極が存在しないため、低濃度拡散層が抵抗層となり、
トランジスタのＯＮ抵抗の増加や電界集中によって発生
したホットエレクトロンはゲート電極で制御できず、シ
リコン基板とゲート酸化膜界面にトラップされるために
起きる闇値電圧の低い方へのシフト等の悪影響が生じて
いることである。
本発明は以上のような状況から、容易に実施し得る工程
により、ゲート電極の闇値電圧のシフトのないＭＯＳ型
半導体装置の製造方法の提供を目、づ− 的としたものである。
により、ゲート電極の闇値電圧のシフトのないＭＯＳ型
半導体装置の製造方法の提供を目、づ− 的としたものである。
上記問題点は、ＭＯＳ型半導体装置において、ゲート電
極形成後に、シリコン基板と前記ゲート電極の側面との
なす角度の中の斜め方向からイオンの注入を行い、前記
ゲート電極の周辺部の下部のシリコン基板に低濃度のイ
オン注入層を形成するＭＯＳ型半導体装置の製造方法に
よって解決される。
極形成後に、シリコン基板と前記ゲート電極の側面との
なす角度の中の斜め方向からイオンの注入を行い、前記
ゲート電極の周辺部の下部のシリコン基板に低濃度のイ
オン注入層を形成するＭＯＳ型半導体装置の製造方法に
よって解決される。
即ち、本発明においては、ゲート電極形成後にシリコン
基板とゲート電極の側面とのなす角度の中の斜め方向か
らイオンの注入を行い、ゲート電極の周辺部の下部のシ
リコン基板に低濃度のイオン注入層を形成するので、電
界集中により発生したホットエレクトロンは、ゲート電
極で制御できるため、ゲート酸化膜界面にトラップされ
なくなり、閾値電圧の低い方へのシフト等の悪影響が生
じなくなる。
基板とゲート電極の側面とのなす角度の中の斜め方向か
らイオンの注入を行い、ゲート電極の周辺部の下部のシ
リコン基板に低濃度のイオン注入層を形成するので、電
界集中により発生したホットエレクトロンは、ゲート電
極で制御できるため、ゲート酸化膜界面にトラップされ
なくなり、閾値電圧の低い方へのシフト等の悪影響が生
じなくなる。
以下第１図について本発明の一実施例、第２図について
他の実施例を説明する。
他の実施例を説明する。
第１図の実施例は、ドレイン側にのみ低濃度のイオン注
入層を形成する例であり、第２図の実施例は、ソース側
とドレイン側の両方に低濃度のイオン注入層を形成する
例である。
入層を形成する例であり、第２図の実施例は、ソース側
とドレイン側の両方に低濃度のイオン注入層を形成する
例である。
先ず第１図（ａｌに示すように、Ｐ型のシリコン基板１
の表面に厚さ５００人のシリコン酸化膜２を形成し、更
にその上に厚さ１ 、０００人のシリコン窒化膜３を形
成する。
の表面に厚さ５００人のシリコン酸化膜２を形成し、更
にその上に厚さ１ 、０００人のシリコン窒化膜３を形
成する。
次に第１図（ｂｌに示すように、シリコン基板１の素子
形成領域以外のシリコン窒化膜３を除去し、チャネルカ
ット用のイオン注入を下記条件にて行う。
形成領域以外のシリコン窒化膜３を除去し、チャネルカ
ット用のイオン注入を下記条件にて行う。
イオン種−−−−−−−−−一−−−−−−−−−−−
−−−−−−−−一・−一一−−−−−・−硼素（Ｂ）
イオン注入の加速電圧−−−−−−−−−−−−−−−
−−−−−−３０Ｋ ｅ Ｖドーズ量−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−一一一
一−Ｉ Ｘ １０ ” ｃｆｆＩ−”次いで第１図（Ｃ
）に示すように、ウェット酸素中で９５０℃に加熱し、
厚さ６．０００人のフィールド酸化膜４を形成する。
−−−−−−−−一・−一一−−−−−・−硼素（Ｂ）
イオン注入の加速電圧−−−−−−−−−−−−−−−
−−−−−−３０Ｋ ｅ Ｖドーズ量−−−−−−−−
−−−−−−−−−−−−−−−−−−−−−−一一一
一−Ｉ Ｘ １０ ” ｃｆｆＩ−”次いで第１図（Ｃ
）に示すように、ウェット酸素中で９５０℃に加熱し、
厚さ６．０００人のフィールド酸化膜４を形成する。
次にシリコン窒化膜３を除去した後、弗酸系エツチング
液により厚さ５００人のシリコン酸化膜２をエツチング
して除去する。
液により厚さ５００人のシリコン酸化膜２をエツチング
して除去する。
その後第１図＋ｄ）に示すように、フィールド酸化膜４
により画定した素子形成領域のシリコン基板１０表面に
厚さ２００人の熱酸化膜よりなるゲート酸化膜５を形成
し、その表面にＣＶＤ法により厚さ４．０００人のポリ
シリコン膜を堆積し、リソグラフィー技術によるパター
ニング法により反応ガスとしてＣαｚＦ’ｔを用いるポ
リシリコン膜の異方性エツチングでゲート電極６を形成
する。
により画定した素子形成領域のシリコン基板１０表面に
厚さ２００人の熱酸化膜よりなるゲート酸化膜５を形成
し、その表面にＣＶＤ法により厚さ４．０００人のポリ
シリコン膜を堆積し、リソグラフィー技術によるパター
ニング法により反応ガスとしてＣαｚＦ’ｔを用いるポ
リシリコン膜の異方性エツチングでゲート電極６を形成
する。
更に第１図（ｅ）に示すように、ゲート電極６をマスク
としてゲート酸化膜５を通してシリコン基板１の表面に
下記の条件にてイオンの注入を行い、ソース７及びドレ
イン８を形成する。
としてゲート酸化膜５を通してシリコン基板１の表面に
下記の条件にてイオンの注入を行い、ソース７及びドレ
イン８を形成する。
イオン種−一−−−−−−−−・・・・・・−・−・−
ｍ−−−−−−−−−−−−−−−−−一砒素（ΔＳ）
イオン注入の加速電圧−・−ｍ−−−−−−・・・・−
・−・・−・−７０ＫｅＶドーズ量−−−−−−−−−
−−−−−−−−−−−−−−−−一−−−−−−−−
−・−４Ｘ１０′５印−２この際ゲート電極６のポリシ
リコン膜にもイオン注入が行われ、ゲート電極６のシー
ト抵抗が低下する。
ｍ−−−−−−−−−−−−−−−−−一砒素（ΔＳ）
イオン注入の加速電圧−・−ｍ−−−−−−・・・・−
・−・・−・−７０ＫｅＶドーズ量−−−−−−−−−
−−−−−−−−−−−−−−−−一−−−−−−−−
−・−４Ｘ１０′５印−２この際ゲート電極６のポリシ
リコン膜にもイオン注入が行われ、ゲート電極６のシー
ト抵抗が低下する。
ここで第１図（ｆｌに示すように、シリコン基板１の表
面に対して４５６の角度の斜めイオン注入をドレイン側
から行い低濃度のイオン注入層９を形成する。
面に対して４５６の角度の斜めイオン注入をドレイン側
から行い低濃度のイオン注入層９を形成する。
このイオン注入の条件は下記の通りである。
イオン種−一一一一−−−−−−−−−−−−−−−−
−−−−−一一一−−−−−−−−−−−−−−砒素（
Ａｓ）イオン注入の加速電圧−−−−−−−−−−−−
−−−−−−−−−−１５０ＫｅＶドーズ量−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−２Ｘ Ｉ Ｑ ’ ” ｃ＋ｎ −２
この結果第１図ｔｇ＞に示すように、ゲート電極６の周
辺部の下部に低濃度のイオン注入層９を形成することが
できる。
−−−−−一一一−−−−−−−−−−−−−−砒素（
Ａｓ）イオン注入の加速電圧−−−−−−−−−−−−
−−−−−−−−−−１５０ＫｅＶドーズ量−−−−−
−−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−２Ｘ Ｉ Ｑ ’ ” ｃ＋ｎ −２
この結果第１図ｔｇ＞に示すように、ゲート電極６の周
辺部の下部に低濃度のイオン注入層９を形成することが
できる。
この場合のゲート電極６の下部へのイオン注入層９のく
い込み長はゲート酸化膜５の膜厚、イオン注入の加速電
圧、イオン注入角度、ゲート電極側壁の角度等によって
制御可能であり、ゲート酸化膜５の厚さが２００人の本
実施例では、深さ６００人、ゲート電極４側壁より内部
６００人の部分に低濃度イオンのイオン注入層９を形成
することができた。
い込み長はゲート酸化膜５の膜厚、イオン注入の加速電
圧、イオン注入角度、ゲート電極側壁の角度等によって
制御可能であり、ゲート酸化膜５の厚さが２００人の本
実施例では、深さ６００人、ゲート電極４側壁より内部
６００人の部分に低濃度イオンのイオン注入層９を形成
することができた。
最後に第１図（ｈｌに示すように厚さ１μｍのＰＳＧ膜
１０を堆積し、窒素ガス中で９００℃のアニールを３０
分間行って不純物の活性化を行い、コンタクトホールを
形成してアルミニウムでソース電極１１及びドレイン電
極１２を形成してＭＯＳ型半導体装置を製造する。
１０を堆積し、窒素ガス中で９００℃のアニールを３０
分間行って不純物の活性化を行い、コンタクトホールを
形成してアルミニウムでソース電極１１及びドレイン電
極１２を形成してＭＯＳ型半導体装置を製造する。
第２図に示す本発明の他の実施例においては、第１図（
ａ）から第１図（ａまでの工程を終えた後、シリコン基
板１の表面に対して４５°の角度の斜めイオン注入をソ
ース側から行い、低濃度のイオン注入層９を形成する。
ａ）から第１図（ａまでの工程を終えた後、シリコン基
板１の表面に対して４５°の角度の斜めイオン注入をソ
ース側から行い、低濃度のイオン注入層９を形成する。
このイオン注入条件は下記の通りである。
イオン種−−−−−−一−−−−−−−−−・−−−−
−−・・−一−−−−−−−−−−−・−砒素（Ａｓ）
イオン注入の加速電圧・−−−−−−−−−−−−−−
−−−−−−１５０ＫｅＶドーズ量−・−−−−−−−
−−−・−−−−−ｍ−・−・−−−−−−−−−−−
−−Ｌ Ｘ １０’秘「２この結果第２図（ａ）に示す
ように、ゲート電極６の周囲の下部のソース側に低濃度
のイオン注入層９を形成することができる。
−−・・−一−−−−−−−−−−−・−砒素（Ａｓ）
イオン注入の加速電圧・−−−−−−−−−−−−−−
−−−−−−１５０ＫｅＶドーズ量−・−−−−−−−
−−−・−−−−−ｍ−・−・−−−−−−−−−−−
−−Ｌ Ｘ １０’秘「２この結果第２図（ａ）に示す
ように、ゲート電極６の周囲の下部のソース側に低濃度
のイオン注入層９を形成することができる。
本実施例においては、ソース側の低濃度のイオン注入層
のドーズ量（濃度）をドレイン側の低濃度のイオン注入
層のドーズ量（？１度）より低く設定している。
のドーズ量（濃度）をドレイン側の低濃度のイオン注入
層のドーズ量（？１度）より低く設定している。
最後に第２図（ｂ）に示すように、厚さ１μｍのＰＳＧ
膜１０を堆積し、窒素ガス中で９００℃のアニールを３
０分間行って不純物の活性化を行い、コンタクトホール
を形成してアルミニウムでソース電極１１及びドレイン
電極１２を形成してＭＯＳ型半導体装置を製造する。
膜１０を堆積し、窒素ガス中で９００℃のアニールを３
０分間行って不純物の活性化を行い、コンタクトホール
を形成してアルミニウムでソース電極１１及びドレイン
電極１２を形成してＭＯＳ型半導体装置を製造する。
本実施例では、両側に形成した低濃度のイオン注入層の
濃度をドレイン側とソース側で変えているが、本発明が
この場合に限定されることはない。
濃度をドレイン側とソース側で変えているが、本発明が
この場合に限定されることはない。
また、低濃度のイオン注入層を形成してからソース、ド
レインの高濃度イオン注入をおこなってもよいことは明
らかである。
レインの高濃度イオン注入をおこなってもよいことは明
らかである。
以上の説明から明らかなように、本発明によれば容易に
実施し得るイオン注入により、ゲート電極の周辺部の下
部に低濃度イオンのイオン注入層を形成することが可能
となり、この低濃度イオンのイオン注入層の周囲のくう
ぼう層が厚くなり、電界の集中が起こり難くなるので、
ブレイクダウンを防止することが可能で、しかもホット
エレクトロンのトラップによる閾値電圧の変動が発生し
にくい等の利点があり、経済的及び信頼性向上の効果が
期待でき工業的には極めて有用なものである。
実施し得るイオン注入により、ゲート電極の周辺部の下
部に低濃度イオンのイオン注入層を形成することが可能
となり、この低濃度イオンのイオン注入層の周囲のくう
ぼう層が厚くなり、電界の集中が起こり難くなるので、
ブレイクダウンを防止することが可能で、しかもホット
エレクトロンのトラップによる閾値電圧の変動が発生し
にくい等の利点があり、経済的及び信頼性向上の効果が
期待でき工業的には極めて有用なものである。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は従来のＭＯＳ型半導体装置の製造方法を工程順
に示す側断面図、 である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はシリコン窒化膜、 ４はフィールド酸化膜、 ５はゲート酸化膜、 ６はゲート電極、 ７はソース、 ８はドレイン、 ９は低濃度のイオン注入層、 １０はＰＳＧ膜、 １１はソース電極、 １２はドレイン電極、 ド 跡 −Ｌ−Ｌ−ＳＣ−ｉ 単
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は従来のＭＯＳ型半導体装置の製造方法を工程順
に示す側断面図、 である。 図において、 １はシリコン基板、 ２はシリコン酸化膜、 ３はシリコン窒化膜、 ４はフィールド酸化膜、 ５はゲート酸化膜、 ６はゲート電極、 ７はソース、 ８はドレイン、 ９は低濃度のイオン注入層、 １０はＰＳＧ膜、 １１はソース電極、 １２はドレイン電極、 ド 跡 −Ｌ−Ｌ−ＳＣ−ｉ 単
Claims (1)
- ゲート電極（６）形成後に、シリコン基板（１）と前
記ゲート電極（６）の側面とのなす角度の中の斜め方向
からイオンの注入を行い、前記ゲート電極（６）の周辺
部の下部の前記シリコン基板（１）に低濃度のイオン注
入層（９）を形成する工程を含むことを特徴とするＭＯ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27478087A JPH01117066A (ja) | 1987-10-29 | 1987-10-29 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27478087A JPH01117066A (ja) | 1987-10-29 | 1987-10-29 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117066A true JPH01117066A (ja) | 1989-05-09 |
Family
ID=17546459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27478087A Pending JPH01117066A (ja) | 1987-10-29 | 1987-10-29 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| JP2006332110A (ja) * | 2005-05-23 | 2006-12-07 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
-
1987
- 1987-10-29 JP JP27478087A patent/JPH01117066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| JP2006332110A (ja) * | 2005-05-23 | 2006-12-07 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
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