JPH07130880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07130880A JPH07130880A JP5272684A JP27268493A JPH07130880A JP H07130880 A JPH07130880 A JP H07130880A JP 5272684 A JP5272684 A JP 5272684A JP 27268493 A JP27268493 A JP 27268493A JP H07130880 A JPH07130880 A JP H07130880A
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Abstract
(57)【要約】
【目的】 ビット線の寄生容量と抵抗を低減し、アクセ
ス時間を短縮し、配線の信頼性を向上させ、配線加工を
容易にしたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモ
リセルを提供すること。 【構成】 各メモリセルＭＣ毎に、半導体基板上に形成
された三列の不純物拡散層１２ａ，１２ｂ，１２ｃと、
これら三列の不純物拡散層の上に直交するように形成さ
れた三列のゲート電極層とを有するＳＲＡＭ用メモリセ
ル。三列のゲート電極層のうちの中央ゲート電極１６ｂ
が、メモリセルのワード線Ｗに相当し、この中央ゲート
電極と不純物拡散層との交差部に、選択トランジスタＳ
Ｑ3,4、他の二列の側方ゲート電極１６ａ，１６ｃと不
純物拡散層との交差部には、それぞれ駆動トランジスタ
ＤＱ1，ＤＱ2と負荷トランジスタＬＱ5，ＬＱ6とが形成
してある。メモリセルＭＣを横長にでき、金属配線層の
ピッチおよび配線幅を広くできる。
ス時間を短縮し、配線の信頼性を向上させ、配線加工を
容易にしたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモ
リセルを提供すること。 【構成】 各メモリセルＭＣ毎に、半導体基板上に形成
された三列の不純物拡散層１２ａ，１２ｂ，１２ｃと、
これら三列の不純物拡散層の上に直交するように形成さ
れた三列のゲート電極層とを有するＳＲＡＭ用メモリセ
ル。三列のゲート電極層のうちの中央ゲート電極１６ｂ
が、メモリセルのワード線Ｗに相当し、この中央ゲート
電極と不純物拡散層との交差部に、選択トランジスタＳ
Ｑ3,4、他の二列の側方ゲート電極１６ａ，１６ｃと不
純物拡散層との交差部には、それぞれ駆動トランジスタ
ＤＱ1，ＤＱ2と負荷トランジスタＬＱ5，ＬＱ6とが形成
してある。メモリセルＭＣを横長にでき、金属配線層の
ピッチおよび配線幅を広くできる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、さらに詳しくは、負荷トランジスタが駆動トランジ
スタおよび選択トランジスタと共に、半導体基板上に直
接形成された完全ＣＭＯＳ型スタティクランダムアクセ
スメモリ（ＳＲＡＭ）に関する。
り、さらに詳しくは、負荷トランジスタが駆動トランジ
スタおよび選択トランジスタと共に、半導体基板上に直
接形成された完全ＣＭＯＳ型スタティクランダムアクセ
スメモリ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】４Ｍｂあるいは１６Ｍｂ用ＳＲＡＭのメ
モリセルとして、Ｐチャネル型薄膜トランジスタ（ＴＦ
Ｔ）を負荷トランジスタとして用いたＳＲＡＭ用メモリ
セルが開発されている。このＴＦＴ負荷型ＳＲＡＭ用メ
モリセルは、高抵抗負荷型ＳＲＡＭ用メモリに比較し
て、スタンバイ時の消費電力が少なく、安定性に優れて
いる。また、負荷トランジスタが半導体基板上に形成さ
れたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
に比較して、高集積化に優れている。
モリセルとして、Ｐチャネル型薄膜トランジスタ（ＴＦ
Ｔ）を負荷トランジスタとして用いたＳＲＡＭ用メモリ
セルが開発されている。このＴＦＴ負荷型ＳＲＡＭ用メ
モリセルは、高抵抗負荷型ＳＲＡＭ用メモリに比較し
て、スタンバイ時の消費電力が少なく、安定性に優れて
いる。また、負荷トランジスタが半導体基板上に形成さ
れたバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
に比較して、高集積化に優れている。
【０００３】ところが、ＴＦＴ負荷型ＳＲＡＭ用メモリ
セルは、その製造プロセスが煩雑であると言う課題を有
している。そこで、バルク構造の完全ＣＭＯＳ型ＳＲＡ
Ｍ用メモリセルが見直されている。バルク構造の完全Ｃ
ＭＯＳ型ＳＲＡＭ用メモリは、ＴＦＴ負荷型ＳＲＡＭ用
メモリに比較して、製造工程が単純であると共に、動作
時に高電流を得ることができ、メモリの安定性にも優れ
ている。
セルは、その製造プロセスが煩雑であると言う課題を有
している。そこで、バルク構造の完全ＣＭＯＳ型ＳＲＡ
Ｍ用メモリセルが見直されている。バルク構造の完全Ｃ
ＭＯＳ型ＳＲＡＭ用メモリは、ＴＦＴ負荷型ＳＲＡＭ用
メモリに比較して、製造工程が単純であると共に、動作
時に高電流を得ることができ、メモリの安定性にも優れ
ている。
【０００４】バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メ
モリセルの等価回路を図８に示す。図８に示すように、
このメモリセルは、フリップフロップ回路を構成する一
対の駆動トランジスタＤＱ1，ＤＱ2と、メモリセルの選
択用の選択トランジスタＳＱ3，ＳＱ4と、負荷トランジ
スタＬＱ5，ＬＱ6とを有する。選択トランジスタＳＱ
3，ＳＱ4は、ワード線Ｗに生じるゲート電圧に応じて、
トランジスタをオン状態とし、駆動トランジスタＤＱ
1，ＤＱ2で構成されるフリップフロップ回路に記憶して
ある情報をビット線ｂおよび反転ビット線ｂ’に送信す
るようになっている。
モリセルの等価回路を図８に示す。図８に示すように、
このメモリセルは、フリップフロップ回路を構成する一
対の駆動トランジスタＤＱ1，ＤＱ2と、メモリセルの選
択用の選択トランジスタＳＱ3，ＳＱ4と、負荷トランジ
スタＬＱ5，ＬＱ6とを有する。選択トランジスタＳＱ
3，ＳＱ4は、ワード線Ｗに生じるゲート電圧に応じて、
トランジスタをオン状態とし、駆動トランジスタＤＱ
1，ＤＱ2で構成されるフリップフロップ回路に記憶して
ある情報をビット線ｂおよび反転ビット線ｂ’に送信す
るようになっている。
【０００５】バルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メ
モリセルでは、メモリセルのサイズを効率的に縮小化す
ることができるトランジスタおよび配線のレイアウトパ
ターンが重要である。最近では、図９に示すレイアウト
パターンのＳＲＡＭ用メモリセルＭＣが開発されてい
る。このメモリセルＭＣでは、セル毎に、不純物拡散層
４が二列配列され、この不純物拡散層４に対して直交す
る方向に、ゲート電極２が４列配置してある。
モリセルでは、メモリセルのサイズを効率的に縮小化す
ることができるトランジスタおよび配線のレイアウトパ
ターンが重要である。最近では、図９に示すレイアウト
パターンのＳＲＡＭ用メモリセルＭＣが開発されてい
る。このメモリセルＭＣでは、セル毎に、不純物拡散層
４が二列配列され、この不純物拡散層４に対して直交す
る方向に、ゲート電極２が４列配置してある。
【０００６】４列のゲート電極２の内の外側の二列のゲ
ート電極２が、ワード線Ｗ1,Ｗ2 となり、これらワード
線と不純物拡散層４との交差部に、選択トランジスタＳ
Ｑ3,ＳＱ4が形成してある。また、中央の二列のゲート
電極２，２と不純物拡散層４との交差部に、負荷トラン
ジスタＬＱ5，ＬＱ6と駆動トランジスタＤＱ1,ＤＱ2 が
形成してある。負荷トランジスタＬＱ5,ＬＱ6 は、Ｐ型
の不純物拡散層上に形成され、選択トランジスタＳＱ3,
ＳＱ4 と駆動トランジスタＤＱ1,ＤＱ2 とは、Ｎ型不純
物拡散層の上に形成してある。
ート電極２が、ワード線Ｗ1,Ｗ2 となり、これらワード
線と不純物拡散層４との交差部に、選択トランジスタＳ
Ｑ3,ＳＱ4が形成してある。また、中央の二列のゲート
電極２，２と不純物拡散層４との交差部に、負荷トラン
ジスタＬＱ5，ＬＱ6と駆動トランジスタＤＱ1,ＤＱ2 が
形成してある。負荷トランジスタＬＱ5,ＬＱ6 は、Ｐ型
の不純物拡散層上に形成され、選択トランジスタＳＱ3,
ＳＱ4 と駆動トランジスタＤＱ1,ＤＱ2 とは、Ｎ型不純
物拡散層の上に形成してある。
【０００７】これらトランジスタは、図８に示す回路を
構成するように、その上に積層される第１中間導電層
６、第２中間導電層８および金属配線層１０で接続され
る。アルミニウム配線層などで構成される金属配線層１
０は、ビット線ｂ、反転ビット線ｂ’および電源線ＶSS
となる。
構成するように、その上に積層される第１中間導電層
６、第２中間導電層８および金属配線層１０で接続され
る。アルミニウム配線層などで構成される金属配線層１
０は、ビット線ｂ、反転ビット線ｂ’および電源線ＶSS
となる。
【０００８】図９に示す従来例では、電源線ＶSSは、隣
接するメモリセルと共用されるので、１メモリセルＭＣ
当り、２．５列の金属配線層１０が通ることになる。
接するメモリセルと共用されるので、１メモリセルＭＣ
当り、２．５列の金属配線層１０が通ることになる。
【０００９】
【発明が解決しようとする課題】このようなレイアウト
のメモリセルでは、Ｎ型不純物拡散層４の上に、選択ト
ランジスタＳＱ3，ＳＱ4と駆動トランジスタＤＱ1，Ｄ
Ｑ2とが４個一列に配置されることから、横方向に短
く、縦方向に長いメモリセルＭＣとなっている。金属配
線層１０は、１メモリセルＭＣ毎に、２．５列のピッチ
で、縦方向に延びて配線される。
のメモリセルでは、Ｎ型不純物拡散層４の上に、選択ト
ランジスタＳＱ3，ＳＱ4と駆動トランジスタＤＱ1，Ｄ
Ｑ2とが４個一列に配置されることから、横方向に短
く、縦方向に長いメモリセルＭＣとなっている。金属配
線層１０は、１メモリセルＭＣ毎に、２．５列のピッチ
で、縦方向に延びて配線される。
【００１０】このため、図９に示すレイアウトパターン
では、金属配線層１０相互間のピッチ幅および配線幅が
狭くなり、ビット線の寄生容量およびビット線抵抗の増
大が問題となる。また、金属配線層１０間のピッチが狭
いと、配線の信頼性が低下すると共に、配線加工も困難
になってくるという課題を有している。
では、金属配線層１０相互間のピッチ幅および配線幅が
狭くなり、ビット線の寄生容量およびビット線抵抗の増
大が問題となる。また、金属配線層１０間のピッチが狭
いと、配線の信頼性が低下すると共に、配線加工も困難
になってくるという課題を有している。
【００１１】本発明は、このような実状に鑑みてなさ
れ、ビット線の寄生容量と抵抗を低減し、アクセス時間
を短縮し、配線の信頼性を向上させ、配線加工を容易に
したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
を提供することを目的とする。
れ、ビット線の寄生容量と抵抗を低減し、アクセス時間
を短縮し、配線の信頼性を向上させ、配線加工を容易に
したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセル
を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体記憶装置は、各メモリセル毎
に、半導体基板上に形成された三列の不純物拡散層と、
これら三列の不純物拡散層の上に、ゲート絶縁層を介し
て、不純物拡散層に対して略直交するように形成された
三列のゲート電極層とを有し、上記三列のゲート電極層
のうちの中央に位置する中央ゲート電極が、メモリセル
のワード線に相当し、この中央ゲート電極と上記不純物
拡散層との交差部に、選択トランジスタが形成してあ
り、上記中央ゲート電極以外の他の二列の側方ゲート電
極と上記不純物拡散層との交差部には、それぞれ駆動ト
ランジスタと負荷トランジスタとが形成してある。
に、本発明に係る半導体記憶装置は、各メモリセル毎
に、半導体基板上に形成された三列の不純物拡散層と、
これら三列の不純物拡散層の上に、ゲート絶縁層を介し
て、不純物拡散層に対して略直交するように形成された
三列のゲート電極層とを有し、上記三列のゲート電極層
のうちの中央に位置する中央ゲート電極が、メモリセル
のワード線に相当し、この中央ゲート電極と上記不純物
拡散層との交差部に、選択トランジスタが形成してあ
り、上記中央ゲート電極以外の他の二列の側方ゲート電
極と上記不純物拡散層との交差部には、それぞれ駆動ト
ランジスタと負荷トランジスタとが形成してある。
【００１３】上記三列の不純物拡散層の内の一列の第１
不純物拡散層が、Ｐ型不純物拡散層であり、他の二列の
第２，第３不純物拡散層が、Ｎ型不純物拡散層であり、
しかも、上記Ｐ型不純物拡散層は、上記中央ゲート電極
との交差部で分離されていることが好ましい。
不純物拡散層が、Ｐ型不純物拡散層であり、他の二列の
第２，第３不純物拡散層が、Ｎ型不純物拡散層であり、
しかも、上記Ｐ型不純物拡散層は、上記中央ゲート電極
との交差部で分離されていることが好ましい。
【００１４】上記第２，第３不純物拡散層は、メモリセ
ル内で、第１不純物拡散層との離間距離よりも相互に近
接して、点対象位置に配置されることが好ましい。上記
第２不純物拡散層または第３不純物拡散層と上記二列の
側方ゲート電極との交差部の一部には、ゲート電極の下
部に位置する埋め込み拡散層が形成してあることが好ま
しい。
ル内で、第１不純物拡散層との離間距離よりも相互に近
接して、点対象位置に配置されることが好ましい。上記
第２不純物拡散層または第３不純物拡散層と上記二列の
側方ゲート電極との交差部の一部には、ゲート電極の下
部に位置する埋め込み拡散層が形成してあることが好ま
しい。
【００１５】上記一対の負荷トランジスタと、一対の駆
動トランジスタと、一対の選択トランジスタとは、上記
ゲート電極の上に積層される多層配線層により、スタテ
ィクランダムアクセスメモリのメモリセルとなるように
接続してある。
動トランジスタと、一対の選択トランジスタとは、上記
ゲート電極の上に積層される多層配線層により、スタテ
ィクランダムアクセスメモリのメモリセルとなるように
接続してある。
【００１６】
【作用】本発明の半導体記憶装置では、三列の不純物拡
散層に対して略直交するように、三列のゲート電極を配
置し、中央部のゲート電極をワード線とするレイアウト
パターンなので、メモリセルが横長になり、メモリセル
のセル面積を増大させることなく、ワード線に対して略
直角方向に配列される金属配線層のピッチ間隔および配
線幅を大きくすることができる。その結果、金属配線層
で構成されるビット線の寄生容量および抵抗を大幅に低
減することができ、メモリセルに対するアクセス速度が
向上する。
散層に対して略直交するように、三列のゲート電極を配
置し、中央部のゲート電極をワード線とするレイアウト
パターンなので、メモリセルが横長になり、メモリセル
のセル面積を増大させることなく、ワード線に対して略
直角方向に配列される金属配線層のピッチ間隔および配
線幅を大きくすることができる。その結果、金属配線層
で構成されるビット線の寄生容量および抵抗を大幅に低
減することができ、メモリセルに対するアクセス速度が
向上する。
【００１７】また、金属配線層相互間の配線ピッチを大
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。
【００１８】
【実施例】以下、本発明に係る半導体記憶装置を、図面
に示す実施例に基づき、詳細に説明する。図１は本発明
の一実施例に係るＳＲＡＭ用メモリセルにおける不純物
拡散層のレイアウトパターンを示す平面図、図２は同実
施例に係るメモリセルにおけるゲート電極のレイアウト
パターンを示す平面図、図３は同実施例に係るメモリセ
ルにおける第１中間導電層のレイアウトパターンを示す
平面図、図４は同実施例に係るメモリセルにおける第２
中間導電層のレイアウトパターンを示す平面図、図５は
同実施例に係るメモリセルにおける金属配線層のレイア
ウトパターンを示す平面図、図６は図２に示すVI−VI線
に沿う要部断面図、図７は図２に示すVII−VII線に沿う
要部断面図、図８はＳＲＡＭ用メモリセルの等価回路図
である。
に示す実施例に基づき、詳細に説明する。図１は本発明
の一実施例に係るＳＲＡＭ用メモリセルにおける不純物
拡散層のレイアウトパターンを示す平面図、図２は同実
施例に係るメモリセルにおけるゲート電極のレイアウト
パターンを示す平面図、図３は同実施例に係るメモリセ
ルにおける第１中間導電層のレイアウトパターンを示す
平面図、図４は同実施例に係るメモリセルにおける第２
中間導電層のレイアウトパターンを示す平面図、図５は
同実施例に係るメモリセルにおける金属配線層のレイア
ウトパターンを示す平面図、図６は図２に示すVI−VI線
に沿う要部断面図、図７は図２に示すVII−VII線に沿う
要部断面図、図８はＳＲＡＭ用メモリセルの等価回路図
である。
【００１９】図１〜７に示すように、本実施例に係るＳ
ＲＡＭ用メモリセルＭＣは、半導体基板１１の上に、負
荷トランジスタＬＱ5，ＬＱ6と、選択トランジスタＳＱ
3，ＳＱ4と、駆動トランジスタＤＱ1，ＤＱ2とを直接形
成したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセ
ルである。図６，７に示す半導体基板１１の上には、図
１に示すように、各メモリセルＭＣ毎に、三列の第１，
第２，第３不純物拡散層１２ａ，１２ｂ，１２ｃが形成
されるように、選択酸化による素子分離領域（ＬＯＣＯ
Ｓ）１４が形成してある。
ＲＡＭ用メモリセルＭＣは、半導体基板１１の上に、負
荷トランジスタＬＱ5，ＬＱ6と、選択トランジスタＳＱ
3，ＳＱ4と、駆動トランジスタＤＱ1，ＤＱ2とを直接形
成したバルク構造の完全ＣＭＯＳ型ＳＲＡＭ用メモリセ
ルである。図６，７に示す半導体基板１１の上には、図
１に示すように、各メモリセルＭＣ毎に、三列の第１，
第２，第３不純物拡散層１２ａ，１２ｂ，１２ｃが形成
されるように、選択酸化による素子分離領域（ＬＯＣＯ
Ｓ）１４が形成してある。
【００２０】不純物拡散層１２ａ，１２ｂ，１２ｃの上
には、図２に示すように、各メモリセルＭＣ毎に、側方
ゲート電極１６ａ，１６ｃおよび中央ゲート電極１６ｂ
が、不純物拡散層に対して略直交するように形成してあ
る。不純物拡散層１２ａ，１２ｂ，１２ｃは、これら三
列のゲート電極１６ａ，１６ｂ，１６ｃが、ＬＯＣＯＳ
１４の上に形成された後で、不純物のイオン注入を行う
ことにより自己整合的に形成される。三列の不純物拡散
層の内、最も左側に位置する第１不純物拡散層１２ａ
は、Ｐ型不純物拡散層であり、他の二列の不純物拡散層
１２ｂ，１２ｃは、Ｎ型の不純物拡散層である。
には、図２に示すように、各メモリセルＭＣ毎に、側方
ゲート電極１６ａ，１６ｃおよび中央ゲート電極１６ｂ
が、不純物拡散層に対して略直交するように形成してあ
る。不純物拡散層１２ａ，１２ｂ，１２ｃは、これら三
列のゲート電極１６ａ，１６ｂ，１６ｃが、ＬＯＣＯＳ
１４の上に形成された後で、不純物のイオン注入を行う
ことにより自己整合的に形成される。三列の不純物拡散
層の内、最も左側に位置する第１不純物拡散層１２ａ
は、Ｐ型不純物拡散層であり、他の二列の不純物拡散層
１２ｂ，１２ｃは、Ｎ型の不純物拡散層である。
【００２１】半導体基板として、Ｐ型半導体基板を用い
た場合には、Ｐ型不純物拡散層である第１不純物拡散層
１２ａは、Ｎ型ウェル領域の表面に形成する必要がある
ことから、Ｐ型の第１不純物拡散層１２ａと、Ｎ型の第
２，第３不純物拡散層の間隔を、第２，第３不純物拡散
層１２ｂ，１２ｃ間の間隔よりも広めに設定する。
た場合には、Ｐ型不純物拡散層である第１不純物拡散層
１２ａは、Ｎ型ウェル領域の表面に形成する必要がある
ことから、Ｐ型の第１不純物拡散層１２ａと、Ｎ型の第
２，第３不純物拡散層の間隔を、第２，第３不純物拡散
層１２ｂ，１２ｃ間の間隔よりも広めに設定する。
【００２２】第２，第３不純物拡散層１２ｂ，１２ｃ
は、メモリセルＭＣ内で、点対象位置に配置してある。
また、第１不純物拡散層１２ａ，１２ａは、メモリセル
ＭＣ内の中央ゲート電極１６ｂが配置される部分で図
１，２中の上下に分離され、中央ゲート電極の中心線に
対して線対象に配置してある。これら不純物拡散層は、
後述するトランジスタのソース・ドレイン領域となる。
は、メモリセルＭＣ内で、点対象位置に配置してある。
また、第１不純物拡散層１２ａ，１２ａは、メモリセル
ＭＣ内の中央ゲート電極１６ｂが配置される部分で図
１，２中の上下に分離され、中央ゲート電極の中心線に
対して線対象に配置してある。これら不純物拡散層は、
後述するトランジスタのソース・ドレイン領域となる。
【００２３】不純物拡散層１２ａ，１２ｂ，１２ｃは、
上述したようにゲート電極の形成後に形成されるので、
ゲート電極との交差部には、原則として形成されない
が、回路の都合上、図１，２に示す側方ゲート電極１６
ａと第２不純物拡散層１２ｂとの交差部では、埋め込み
拡散層１８を半導体基板の表面に予め形成する必要があ
る（図７参照）。
上述したようにゲート電極の形成後に形成されるので、
ゲート電極との交差部には、原則として形成されない
が、回路の都合上、図１，２に示す側方ゲート電極１６
ａと第２不純物拡散層１２ｂとの交差部では、埋め込み
拡散層１８を半導体基板の表面に予め形成する必要があ
る（図７参照）。
【００２４】図６，７に示すように、ゲート電極１６
ａ，１６ｂ，１６ｃと、半導体基板１１との間には、ゲ
ート絶縁層６２が形成してある。ゲート電極１６ａ，１
６ｂ，１６ｃは、たとえばポリシリコン層あるいはポリ
サイド層（ポリシリコンとシリサイドとの積層構造）な
どで構成される。ゲート絶縁層６２は、半導体基板１１
の表面を熱酸化して得られる酸化シリコン層などで構成
される。半導体基板１１は、たとえばＰ型シリコン基板
で構成される。
ａ，１６ｂ，１６ｃと、半導体基板１１との間には、ゲ
ート絶縁層６２が形成してある。ゲート電極１６ａ，１
６ｂ，１６ｃは、たとえばポリシリコン層あるいはポリ
サイド層（ポリシリコンとシリサイドとの積層構造）な
どで構成される。ゲート絶縁層６２は、半導体基板１１
の表面を熱酸化して得られる酸化シリコン層などで構成
される。半導体基板１１は、たとえばＰ型シリコン基板
で構成される。
【００２５】不純物拡散層１２ａ，１２ｂ，１２ｃおよ
びゲート電極層１６ａ，１６ｂ，１６ｃを、図１，２に
示すレイアウトパターンにすることで、第１不純物拡散
層１２ａと側方ゲート電極１６ａ，１６ｂとの交差部に
は、Ｐチャネル型の負荷トランジスタＬＱ5，ＬＱ6が形
成される。また、中央ゲート電極１６ｂは、メモリセル
ＭＣのワード線Ｗに相当し、このゲート電極１６ｂとＮ
型の第２，第３不純物拡散層１２ｂ，１２ｃとの交差部
には、Ｎチャネルの選択トランジスタＳＱ3，ＳＱ4が形
成される。さらに、一方の側方ゲート電極１６ａと第３
不純物拡散層１２ｃとの交差部には、一方のＮチャネル
駆動トランジスタＤＱ1 が形成され、他方の側方ゲート
電極１６ｃと第２不純物拡散層１２ｂとの交差部には、
他方のＮチャネル駆動トランジスタＤＱ2が形成され
る。
びゲート電極層１６ａ，１６ｂ，１６ｃを、図１，２に
示すレイアウトパターンにすることで、第１不純物拡散
層１２ａと側方ゲート電極１６ａ，１６ｂとの交差部に
は、Ｐチャネル型の負荷トランジスタＬＱ5，ＬＱ6が形
成される。また、中央ゲート電極１６ｂは、メモリセル
ＭＣのワード線Ｗに相当し、このゲート電極１６ｂとＮ
型の第２，第３不純物拡散層１２ｂ，１２ｃとの交差部
には、Ｎチャネルの選択トランジスタＳＱ3，ＳＱ4が形
成される。さらに、一方の側方ゲート電極１６ａと第３
不純物拡散層１２ｃとの交差部には、一方のＮチャネル
駆動トランジスタＤＱ1 が形成され、他方の側方ゲート
電極１６ｃと第２不純物拡散層１２ｂとの交差部には、
他方のＮチャネル駆動トランジスタＤＱ2が形成され
る。
【００２６】これらトランジスタを用いて、図８に示す
メモリセルの回路を構成するため、各トランジスタのソ
ース・ドレイン領域およびゲート電極は、次に示す中間
導電層および金属配線層で接続される。図６，７に示す
ように、ゲート電極１６ａ，１６ｂ，１６ｃの上には、
第１層間絶縁層６４が成膜される。第１層間絶縁層６４
は、たとえば酸化シリコン層、ＰＳＧ層、ＢＰＳＧ層な
どで構成される。この第１層間絶縁層６４の上に、図３
に示すパターンで、第１中間導電層２０ａ，２０ｂ，２
０ｃ，２０ｄが形成される。これら第１中間導電層は、
たとえばポリシリコン層で構成され、ホトリソグラフィ
技術により、図３に示すパターンに加工される。
メモリセルの回路を構成するため、各トランジスタのソ
ース・ドレイン領域およびゲート電極は、次に示す中間
導電層および金属配線層で接続される。図６，７に示す
ように、ゲート電極１６ａ，１６ｂ，１６ｃの上には、
第１層間絶縁層６４が成膜される。第１層間絶縁層６４
は、たとえば酸化シリコン層、ＰＳＧ層、ＢＰＳＧ層な
どで構成される。この第１層間絶縁層６４の上に、図３
に示すパターンで、第１中間導電層２０ａ，２０ｂ，２
０ｃ，２０ｄが形成される。これら第１中間導電層は、
たとえばポリシリコン層で構成され、ホトリソグラフィ
技術により、図３に示すパターンに加工される。
【００２７】これら第１中間導電層を成膜する前に、図
６，７に示す第１層間絶縁層６４には、図３に示すコン
タクトホール２２，２４，２６，２８，３０，３２が形
成され、これらコンタクトホールを通して、第１中間導
電層２０ａ，２０ｂ，２０ｃ，２０ｄが図２に示す不純
物拡散層１２ａ，１２ｂ，１２ｃに接続している。図３
に示す第１中間導電層のうち、導電層２０ａは、ビット
線コンタクト位置をずらすための導電層であり、導電層
２０ｂ，２０ｃは、図８に示すメモリセルの記憶ノード
と負荷トランジスタＬＱ5，ＬＱ6とを接続するための導
電層であり、導電層２０ｄは、電源電圧線ＶSSの取り出
し位置をずらすための導電層である。
６，７に示す第１層間絶縁層６４には、図３に示すコン
タクトホール２２，２４，２６，２８，３０，３２が形
成され、これらコンタクトホールを通して、第１中間導
電層２０ａ，２０ｂ，２０ｃ，２０ｄが図２に示す不純
物拡散層１２ａ，１２ｂ，１２ｃに接続している。図３
に示す第１中間導電層のうち、導電層２０ａは、ビット
線コンタクト位置をずらすための導電層であり、導電層
２０ｂ，２０ｃは、図８に示すメモリセルの記憶ノード
と負荷トランジスタＬＱ5，ＬＱ6とを接続するための導
電層であり、導電層２０ｄは、電源電圧線ＶSSの取り出
し位置をずらすための導電層である。
【００２８】第１中間導電層の上には、図６，７に示す
ように、第２中間絶縁層６６が成膜してある。第２中間
絶縁層６６は、たとえば酸化シリコン層、ＰＳＧ層また
はＢＰＳＧ層などで構成してある。この第２中間絶縁層
６８の上に、図４に示すパターンで、第２中間導電層３
４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅが形成される。
これら第２中間導電層は、たとえばポリシリコン層で構
成され、ホトリソグラフィ技術により、図４に示すパタ
ーンに加工される。
ように、第２中間絶縁層６６が成膜してある。第２中間
絶縁層６６は、たとえば酸化シリコン層、ＰＳＧ層また
はＢＰＳＧ層などで構成してある。この第２中間絶縁層
６８の上に、図４に示すパターンで、第２中間導電層３
４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅが形成される。
これら第２中間導電層は、たとえばポリシリコン層で構
成され、ホトリソグラフィ技術により、図４に示すパタ
ーンに加工される。
【００２９】これら第２中間導電層を成膜する前に、図
６，７に示す第２層間絶縁層６６および第１層間絶縁層
６４には、図４に示すコンタクトホール３６，３８，４
０，４２，４４，４６，４８，４９が形成され、これら
コンタクトホールを通して、第２中間導電層３４ａ，３
４ｂ，３４ｃ，３４ｄ，３４ｅが図２に示す不純物拡散
層１２ａ，１２ｃ、側方ゲート電極１６ａ，１６ｃ、図
３に示す第１中間導電層２０ｂ，２０ｃに接続してい
る。
６，７に示す第２層間絶縁層６６および第１層間絶縁層
６４には、図４に示すコンタクトホール３６，３８，４
０，４２，４４，４６，４８，４９が形成され、これら
コンタクトホールを通して、第２中間導電層３４ａ，３
４ｂ，３４ｃ，３４ｄ，３４ｅが図２に示す不純物拡散
層１２ａ，１２ｃ、側方ゲート電極１６ａ，１６ｃ、図
３に示す第１中間導電層２０ｂ，２０ｃに接続してい
る。
【００３０】図４に示す第２中間導電層のうち、導電層
３４ａ，３４ｂは、図８に示す回路において、一方のＣ
ＭＯＳインバータの出力を他方のＣＭＯＳインバータの
入力に接続するための導電層である。また、導電層３４
ｃは、図８に示すメモリセルの回路において、基準電位
Ｖssに接続するための導電層である。また、導電層３４
ｄは、電源電圧線ＶSSの取り出し位置をずらすための導
電層である。さらに、導電層３４ｅは、ビット線の取り
出し位置をずらすための導電層である。
３４ａ，３４ｂは、図８に示す回路において、一方のＣ
ＭＯＳインバータの出力を他方のＣＭＯＳインバータの
入力に接続するための導電層である。また、導電層３４
ｃは、図８に示すメモリセルの回路において、基準電位
Ｖssに接続するための導電層である。また、導電層３４
ｄは、電源電圧線ＶSSの取り出し位置をずらすための導
電層である。さらに、導電層３４ｅは、ビット線の取り
出し位置をずらすための導電層である。
【００３１】これら第２中間導電層３４ａ，３４ｂ，３
４ｃ，３４ｄ，３４ｅの上には、図６，７に示すよう
に、第３層間絶縁層６８および必要に応じて平坦化層７
０が成膜してある。第３層間絶縁層６８は、たとえば酸
化シリコン層、ＰＳＧ層、ＢＰＳＧ層などで構成され、
平坦化層７０は、たとえばＳＯＧ層などで構成される。
４ｃ，３４ｄ，３４ｅの上には、図６，７に示すよう
に、第３層間絶縁層６８および必要に応じて平坦化層７
０が成膜してある。第３層間絶縁層６８は、たとえば酸
化シリコン層、ＰＳＧ層、ＢＰＳＧ層などで構成され、
平坦化層７０は、たとえばＳＯＧ層などで構成される。
【００３２】平坦化層７０の上に、たとえば図５に示す
パターンで、アルミニウム配線層などで構成される金属
配線層５０ａ，５０ｂ，５０ｃ，５０ｄが形成される。
金属配線層が形成される前に、その下に配置される平坦
化層および層間絶縁層には、コンタクトホール５２，５
４，５６，５８，６０が形成される。これらコンタクト
ホールを通して、金属配線層は、その下に位置する第１
中間導電層２０ａ，２０ｄおよび第２中間導電層３４
ｅ，３４ｄに接続される。そして、金属配線層５０ａ
が、反転ビット線ｂ’となり、金属配線層５０ｂがビッ
ト線ｂとなり、金属配線層５０ｃが電源電圧線ＶSSとな
る。
パターンで、アルミニウム配線層などで構成される金属
配線層５０ａ，５０ｂ，５０ｃ，５０ｄが形成される。
金属配線層が形成される前に、その下に配置される平坦
化層および層間絶縁層には、コンタクトホール５２，５
４，５６，５８，６０が形成される。これらコンタクト
ホールを通して、金属配線層は、その下に位置する第１
中間導電層２０ａ，２０ｄおよび第２中間導電層３４
ｅ，３４ｄに接続される。そして、金属配線層５０ａ
が、反転ビット線ｂ’となり、金属配線層５０ｂがビッ
ト線ｂとなり、金属配線層５０ｃが電源電圧線ＶSSとな
る。
【００３３】なお、本実施例のメモリセルＭＣでは、隣
接するセル間で、境界線に対して線対象になるようにレ
イアウトされるが、図５に示すように、金属配線層に関
しては、対象性が崩れている。すなわち隣のメモリセル
のビット線用金属配線層５０ｄのビット線コンタクトホ
ール６０は、図５に示す位置に形成される。これは、コ
ンタクトホール５８とコンタクトホール５４，６０とを
可能な限り引き離すためである。また、これに関連し
て、金属配線層５０ａ，５０ｂ，５０ｃの対象性も一部
崩される。
接するセル間で、境界線に対して線対象になるようにレ
イアウトされるが、図５に示すように、金属配線層に関
しては、対象性が崩れている。すなわち隣のメモリセル
のビット線用金属配線層５０ｄのビット線コンタクトホ
ール６０は、図５に示す位置に形成される。これは、コ
ンタクトホール５８とコンタクトホール５４，６０とを
可能な限り引き離すためである。また、これに関連し
て、金属配線層５０ａ，５０ｂ，５０ｃの対象性も一部
崩される。
【００３４】本実施例に係るＳＲＡＭ用メモリセルＭＣ
では、三列の不純物拡散層１２ａ，１２ｂ，１２ｃに対
して略直交するように、三列のゲート電極１６ａ，１６
ｂ，１６ｃを配置し、中央部のゲート電極１６ｂをワー
ド線Ｗとするレイアウトパターンなので、メモリセルＭ
Ｃが横長になる。そのため、メモリセルＭＣのセル面積
を増大させることなく、ワード線Ｗに対して略直角方向
に配列される金属配線層５０ａ，５０ｂ，５０ｃのピッ
チ間隔および配線幅を大きくすることができる。その結
果、金属配線層で構成されるビット線ｂ，ｂ’の寄生容
量および抵抗を大幅に低減することができ、メモリセル
に対するアクセス速度が向上する。
では、三列の不純物拡散層１２ａ，１２ｂ，１２ｃに対
して略直交するように、三列のゲート電極１６ａ，１６
ｂ，１６ｃを配置し、中央部のゲート電極１６ｂをワー
ド線Ｗとするレイアウトパターンなので、メモリセルＭ
Ｃが横長になる。そのため、メモリセルＭＣのセル面積
を増大させることなく、ワード線Ｗに対して略直角方向
に配列される金属配線層５０ａ，５０ｂ，５０ｃのピッ
チ間隔および配線幅を大きくすることができる。その結
果、金属配線層で構成されるビット線ｂ，ｂ’の寄生容
量および抵抗を大幅に低減することができ、メモリセル
に対するアクセス速度が向上する。
【００３５】また、金属配線層５０ａ，５０ｂ，５０ｃ
相互間の配線ピッチを大きくできることから、配線の信
頼性が向上すると共に、配線加工が容易になる。たとえ
ば、０．２５μｍルールの微細加工技術を用いて、本実
施例に係るメモリセルＭＣを実現すると、メモリセルＭ
Ｃのセルサイズは、２．８μｍ×２．０μｍ＝５．６μ
ｍ2 となり、そのセルの縦横比は、１．４となり、従来
に比べて横長になることが証明される。また、金属配線
層間のピッチは、１．１２μｍと大きく、金属配線層に
おける動作速度遅延はかなり改善することができる。
相互間の配線ピッチを大きくできることから、配線の信
頼性が向上すると共に、配線加工が容易になる。たとえ
ば、０．２５μｍルールの微細加工技術を用いて、本実
施例に係るメモリセルＭＣを実現すると、メモリセルＭ
Ｃのセルサイズは、２．８μｍ×２．０μｍ＝５．６μ
ｍ2 となり、そのセルの縦横比は、１．４となり、従来
に比べて横長になることが証明される。また、金属配線
層間のピッチは、１．１２μｍと大きく、金属配線層に
おける動作速度遅延はかなり改善することができる。
【００３６】ちなみに、図９に示す従来のレイアウトパ
ターンのメモリセルを０．５μｍルールの微細加工技術
を用いて実現すると、セルサイズは、４．６μｍ×４．
０μｍ＝１８．４μｍ2 となり、そのセルの縦横比は
１．１５である。なお、本発明は、上述した実施例に限
定されるものではなく、本発明の範囲内で種々に改変す
ることができる。
ターンのメモリセルを０．５μｍルールの微細加工技術
を用いて実現すると、セルサイズは、４．６μｍ×４．
０μｍ＝１８．４μｍ2 となり、そのセルの縦横比は
１．１５である。なお、本発明は、上述した実施例に限
定されるものではなく、本発明の範囲内で種々に改変す
ることができる。
【００３７】
【発明の効果】以上説明してきたように、本発明によれ
ば、メモリセルが横長になり、メモリセルのセル面積を
増大させることなく、ワード線に対して略直角方向に配
列される金属配線層のピッチ間隔および配線幅を大きく
することができる。その結果、金属配線層で構成される
ビット線の寄生容量および抵抗を大幅に低減することが
でき、メモリセルに対するアクセス速度が向上する。
ば、メモリセルが横長になり、メモリセルのセル面積を
増大させることなく、ワード線に対して略直角方向に配
列される金属配線層のピッチ間隔および配線幅を大きく
することができる。その結果、金属配線層で構成される
ビット線の寄生容量および抵抗を大幅に低減することが
でき、メモリセルに対するアクセス速度が向上する。
【００３８】また、金属配線層相互間の配線ピッチを大
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。
きくできることから、配線の信頼性が向上すると共に、
配線加工が容易になる。
【図１】図１は本発明の一実施例に係るＳＲＡＭ用メモ
リセルにおける不純物拡散層のレイアウトパターンを示
す平面図である。
リセルにおける不純物拡散層のレイアウトパターンを示
す平面図である。
【図２】図２は同実施例に係るメモリセルにおけるゲー
ト電極のレイアウトパターンを示す平面図である。
ト電極のレイアウトパターンを示す平面図である。
【図３】図３は同実施例に係るメモリセルにおける第１
中間導電層のレイアウトパターンを示す平面図である。
中間導電層のレイアウトパターンを示す平面図である。
【図４】図４は同実施例に係るメモリセルにおける第２
中間導電層のレイアウトパターンを示す平面図である。
中間導電層のレイアウトパターンを示す平面図である。
【図５】図５は同実施例に係るメモリセルにおける金属
配線層のレイアウトパターンを示す平面図である。
配線層のレイアウトパターンを示す平面図である。
【図６】図６は図２に示すVI−VI線に沿う要部断面図で
ある。
ある。
【図７】図７は図２に示すVII−VII線に沿う要部断面図
である。
である。
【図８】図８はＳＲＡＭ用メモリセルの等価回路図であ
る。
る。
【図９】従来例に係るＳＲＡＭ用メモリセルのレイアウ
トパターンを示す平面図である。
トパターンを示す平面図である。
１１… 半導体基板 １２ａ… 第１不純物拡散層 １２ｂ… 第２不純物拡散層 １２ｃ… 第３不純物拡散層 １４… ＬＯＣＯＳ １６ａ… 側方ゲート電極 １６ｂ… 中央ゲート電極 １６ｃ… 側方ゲート電極 １８… 埋め込み拡散層 ２０ａ，２０ｂ，２０ｃ，２０ｄ… 第１中間導電層 ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ… 第２中間
導電層 ５０ａ，５０ｂ，５０ｃ… 金属配線層 ６２… ゲート絶縁層 ＤＱ1，ＤＱ2… 駆動トランジスタ ＳＱ3，ＳＱ4… 選択トランジスタ ＬＱ5，ＬＱ6… 負荷トランジスタ ｂ… ビット線 ｂ’… 反転ビット線 Ｗ… ワード線 ＭＣ… メモリセル
導電層 ５０ａ，５０ｂ，５０ｃ… 金属配線層 ６２… ゲート絶縁層 ＤＱ1，ＤＱ2… 駆動トランジスタ ＳＱ3，ＳＱ4… 選択トランジスタ ＬＱ5，ＬＱ6… 負荷トランジスタ ｂ… ビット線 ｂ’… 反転ビット線 Ｗ… ワード線 ＭＣ… メモリセル
Claims (5)
- 【請求項１】 半導体基板上に形成してある一対の負荷
トランジスタと一対の駆動トランジスタと一対の選択ト
ランジスタとで構成されるメモリセルを有する半導体装
置であって、 各メモリセル毎に、半導体基板上に形成された三列の不
純物拡散層と、 これら三列の不純物拡散層の上に、ゲート絶縁層を介し
て、不純物拡散層に対して略直交するように形成された
三列のゲート電極層とを有し、 上記三列のゲート電極層のうちの中央に位置する中央ゲ
ート電極が、メモリセルのワード線に相当し、この中央
ゲート電極と上記不純物拡散層との交差部に、選択トラ
ンジスタが形成してあり、 上記中央ゲート電極以外の他の二列の側方ゲート電極と
上記不純物拡散層との交差部には、それぞれ駆動トラン
ジスタと負荷トランジスタとが形成してある半導体記憶
装置。 - 【請求項２】 上記三列の不純物拡散層の内の一列の第
１不純物拡散層が、Ｐ型不純物拡散層であり、他の二列
の第２，第３不純物拡散層が、Ｎ型不純物拡散層であ
り、しかも、上記Ｐ型不純物拡散層は、上記中央ゲート
電極との交差部で分離されている請求項１に記載の半導
体記憶装置。 - 【請求項３】 上記第２，第３不純物拡散層は、メモリ
セル内で、第１不純物拡散層との離間距離よりも相互に
近接して、点対象位置に配置される請求項２に記載の半
導体記憶装置。 - 【請求項４】 上記第２不純物拡散層または第３不純物
拡散層と上記二列の側方ゲート電極との交差部の一部に
は、ゲート電極の下部に位置する埋め込み拡散層が形成
してある請求項２または３に記載の半導体記憶装置。 - 【請求項５】 上記一対の負荷トランジスタと、一対の
駆動トランジスタと、一対の選択トランジスタとは、上
記ゲート電極の上に積層される多層配線層により、スタ
ティクランダムアクセスメモリのメモリセルとなるよう
に接続してある請求項１〜４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27268493A JP3237346B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27268493A JP3237346B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130880A true JPH07130880A (ja) | 1995-05-19 |
| JP3237346B2 JP3237346B2 (ja) | 2001-12-10 |
Family
ID=17517360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27268493A Expired - Fee Related JP3237346B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237346B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966321A (en) * | 1996-03-28 | 1999-10-12 | Hyundai Electronics Industries Co., Ltd. | SRAM cell having increased cell ratio |
| JPH11297856A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| US6160298A (en) * | 1996-07-15 | 2000-12-12 | Nec Corporation | Full CMOS SRAM cell comprising Vcc and Vss buses on both sides of each of complementary data lines on a single level |
| JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2012178590A (ja) * | 1998-05-01 | 2012-09-13 | Sony Corp | 半導体記憶装置 |
-
1993
- 1993-10-29 JP JP27268493A patent/JP3237346B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966321A (en) * | 1996-03-28 | 1999-10-12 | Hyundai Electronics Industries Co., Ltd. | SRAM cell having increased cell ratio |
| US6162673A (en) * | 1996-03-28 | 2000-12-19 | Hyundai Electronics Industries Co. Ltd. | Method of manufacturing SRAM cell |
| US6160298A (en) * | 1996-07-15 | 2000-12-12 | Nec Corporation | Full CMOS SRAM cell comprising Vcc and Vss buses on both sides of each of complementary data lines on a single level |
| JPH11297856A (ja) * | 1998-04-16 | 1999-10-29 | Mitsubishi Electric Corp | スタティック半導体記憶装置 |
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2012178590A (ja) * | 1998-05-01 | 2012-09-13 | Sony Corp | 半導体記憶装置 |
| JP2012186510A (ja) * | 1998-05-01 | 2012-09-27 | Sony Corp | 半導体記憶装置 |
| JP2014123782A (ja) * | 1998-05-01 | 2014-07-03 | Sony Corp | 半導体記憶装置 |
| JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3237346B2 (ja) | 2001-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |