JPH0897296A - 半導体メモリ装置及びこれに用いるコンタクト構造 - Google Patents
半導体メモリ装置及びこれに用いるコンタクト構造Info
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- JPH0897296A JPH0897296A JP6229696A JP22969694A JPH0897296A JP H0897296 A JPH0897296 A JP H0897296A JP 6229696 A JP6229696 A JP 6229696A JP 22969694 A JP22969694 A JP 22969694A JP H0897296 A JPH0897296 A JP H0897296A
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Abstract
(57)【要約】
【目的】 多層配線の接続部分のパターン面積を縮小す
る。 【構成】 半導体基板２０のＰ−Ｗｅｌｌ領域２１内に
Ｎ型拡散層３０、３１が形成され、このＮ型拡散層３
０、３１の間にゲート電極３２が形成される。Ｎ型拡散
層３０上の絶縁膜６１の一部に開口部３８が形成され、
この開口部３８でゲート電極２５がＮ型拡散層３０に接
続されて埋め込みコンタクトを形成する。絶縁膜６３の
開口部３８と重なる部分にコンタクトホール５０が形成
され、このコンタクトホール５０を通してゲート電極２
５に接続されるアルミニウム配線５０が４８が形成され
る。これにより、Ｎ型拡散層３０、ゲート電極２５及び
アルミニウム配線２５を１箇所で接続できるようにな
る。
る。 【構成】 半導体基板２０のＰ−Ｗｅｌｌ領域２１内に
Ｎ型拡散層３０、３１が形成され、このＮ型拡散層３
０、３１の間にゲート電極３２が形成される。Ｎ型拡散
層３０上の絶縁膜６１の一部に開口部３８が形成され、
この開口部３８でゲート電極２５がＮ型拡散層３０に接
続されて埋め込みコンタクトを形成する。絶縁膜６３の
開口部３８と重なる部分にコンタクトホール５０が形成
され、このコンタクトホール５０を通してゲート電極２
５に接続されるアルミニウム配線５０が４８が形成され
る。これにより、Ｎ型拡散層３０、ゲート電極２５及び
アルミニウム配線２５を１箇所で接続できるようにな
る。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型の半導
体メモリ装置及びこの半導体メモリ装置に用いる多層配
線のコンタクト構造に関する。
体メモリ装置及びこの半導体メモリ装置に用いる多層配
線のコンタクト構造に関する。
【０００２】
【従来の技術】半導体メモリの１つであるスタティック
ＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を
「１」あるいは「０」に対応させてデータを記憶する。
フリップフロップを構成するインバータの方式によって
Ｅ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類さ
れるが、現在では、消費電力の少ないＣＭＯＳ方式が主
流となっている。ＣＭＯＳ方式のＳＲＡＭの場合、Ｎチ
ャンネル型のＭＯＳトランジスタを形成する領域とＰチ
ャンネル型のＭＯＳトランジスタを形成する領域とを分
離する必要があり、メモリセルサイズが大きくなるとい
う問題を有している。
ＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を
「１」あるいは「０」に対応させてデータを記憶する。
フリップフロップを構成するインバータの方式によって
Ｅ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類さ
れるが、現在では、消費電力の少ないＣＭＯＳ方式が主
流となっている。ＣＭＯＳ方式のＳＲＡＭの場合、Ｎチ
ャンネル型のＭＯＳトランジスタを形成する領域とＰチ
ャンネル型のＭＯＳトランジスタを形成する領域とを分
離する必要があり、メモリセルサイズが大きくなるとい
う問題を有している。
【０００３】図３は、ＣＭＯＳ方式のＳＲＡＭのメモリ
セルの回路図である。Ｐチャンネル型のＭＯＳトランジ
スタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタ
Ｎ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて
一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。こ
れらのインバータＩ１、Ｉ２は、互いの出力と入力とが
クロスカップリングされ、それぞれの出力が選択トラン
ジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ
１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線
ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワ
ード線ＷＬに接続される。これらの６つのＭＯＳトラン
ジスタによって１つのメモリセルが構成され、１ビット
のデータを一対のインバータＩ１、Ｉ２の２種類の論理
状態と対応付けることにより記憶できるようになる。
セルの回路図である。Ｐチャンネル型のＭＯＳトランジ
スタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタ
Ｎ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて
一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。こ
れらのインバータＩ１、Ｉ２は、互いの出力と入力とが
クロスカップリングされ、それぞれの出力が選択トラン
ジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ
１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線
ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワ
ード線ＷＬに接続される。これらの６つのＭＯＳトラン
ジスタによって１つのメモリセルが構成され、１ビット
のデータを一対のインバータＩ１、Ｉ２の２種類の論理
状態と対応付けることにより記憶できるようになる。
【０００４】図４は、半導体基板上に形成したＳＲＡＭ
のメモリセルの構造を示す平面図である。半導体基板
は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純
物が拡散されてＰ−Ｗｅｌｌ領域が形成されている。第
１及び第２のＰ型拡散層１、２は、互いに一定の距離を
隔てて半導体基板のＮ型の領域に形成される。第１のゲ
ート電極３は、第１及び第２のＰ型拡散層１、２の間に
ゲート絶縁膜を介して配置され、第１のＰ型拡散層１を
ソースとし、第２のＰ型拡散層２をドレインとするＰチ
ャンネル型の負荷トランジスタＰ１、Ｐ２を形成する。
第１及び第２のＮ型拡散層４、５は、互いに一定の距離
を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に第１及び第
２のＰ型拡散層１、２と平行に形成される。第２のゲー
ト電極６は、第１及び第２のＮ型拡散層４、５の間にゲ
ート絶縁膜を介して配置され、第１のＮ型拡散層４をド
レインとし、第２のＮ型拡散層５をソースとするＮチャ
ンネル型の駆動トランジスタＮ１、Ｎ２を形成する。第
３のＮ型拡散層７は、第１のＮ型拡散層４から一定の距
離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に形成され
る。第３のゲート電極８は、第１及び第３のＮ型拡散層
４、７の間にゲート絶縁膜を介して配置され、第１のＮ
型拡散層４をドレインとし、第３のＮ型拡散層７をソー
スとするＮチャンネル型の選択トランジスタＳ１、Ｓ２
を形成する。尚、第１及び第２のＰ型拡散層１、２と、
第１乃至第３のＮ型拡散層４〜６が形成される領域以外
の半導体基板の表面は、素子分離のための厚い絶縁膜に
被われている。
のメモリセルの構造を示す平面図である。半導体基板
は、Ｎ型の導電型を成し、表面領域の一部にＰ型の不純
物が拡散されてＰ−Ｗｅｌｌ領域が形成されている。第
１及び第２のＰ型拡散層１、２は、互いに一定の距離を
隔てて半導体基板のＮ型の領域に形成される。第１のゲ
ート電極３は、第１及び第２のＰ型拡散層１、２の間に
ゲート絶縁膜を介して配置され、第１のＰ型拡散層１を
ソースとし、第２のＰ型拡散層２をドレインとするＰチ
ャンネル型の負荷トランジスタＰ１、Ｐ２を形成する。
第１及び第２のＮ型拡散層４、５は、互いに一定の距離
を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に第１及び第
２のＰ型拡散層１、２と平行に形成される。第２のゲー
ト電極６は、第１及び第２のＮ型拡散層４、５の間にゲ
ート絶縁膜を介して配置され、第１のＮ型拡散層４をド
レインとし、第２のＮ型拡散層５をソースとするＮチャ
ンネル型の駆動トランジスタＮ１、Ｎ２を形成する。第
３のＮ型拡散層７は、第１のＮ型拡散層４から一定の距
離を隔てて半導体基板のＰ−Ｗｅｌｌ領域内に形成され
る。第３のゲート電極８は、第１及び第３のＮ型拡散層
４、７の間にゲート絶縁膜を介して配置され、第１のＮ
型拡散層４をドレインとし、第３のＮ型拡散層７をソー
スとするＮチャンネル型の選択トランジスタＳ１、Ｓ２
を形成する。尚、第１及び第２のＰ型拡散層１、２と、
第１乃至第３のＮ型拡散層４〜６が形成される領域以外
の半導体基板の表面は、素子分離のための厚い絶縁膜に
被われている。
【０００５】負荷トランジスタＰ１、Ｐ２、駆動トラン
ジスタＮ１、Ｎ２及び選択トランジスタＳ１、Ｓ２は、
それぞれが向かい合ってほぼ対称に配置される。第１及
び第２のゲート電極３、６は、共通に設けられ、この共
通部分がそれぞれ向かい合う側の第１及び第２のゲート
電極３、６の付近まで延長されて後述する第２の配線１
２が接続される接続部９が形成される。また、第３のゲ
ート電極８は、各選択トランジスタＳ１、Ｓ２で共通に
形成される。この共通に形成される第３のゲート電極６
がワード線ＷＬとなる。
ジスタＮ１、Ｎ２及び選択トランジスタＳ１、Ｓ２は、
それぞれが向かい合ってほぼ対称に配置される。第１及
び第２のゲート電極３、６は、共通に設けられ、この共
通部分がそれぞれ向かい合う側の第１及び第２のゲート
電極３、６の付近まで延長されて後述する第２の配線１
２が接続される接続部９が形成される。また、第３のゲ
ート電極８は、各選択トランジスタＳ１、Ｓ２で共通に
形成される。この共通に形成される第３のゲート電極６
がワード線ＷＬとなる。
【０００６】第１のアルミニウム配線１０は、電源ライ
ンを成し、第３のゲート電極８と平行に第１のＰ型拡散
層１上を横切るように配置されてコンタクトホール１１
を通して第１のＰ型拡散層１に接続される。第２のアル
ミニウム配線１２は、第２のＰ型拡散層２と第１のＮ型
拡散層４との間に跨って配置され、各拡散層２、４上に
設けられるコンタクトホール１３、１４を通して第２の
Ｐ型拡散層２及び第１のＮ型拡散層４に接続される。同
時に、コンタクトホール１５を通して第１及び第２のゲ
ート電極３、６に連続する接続部９に接続される。第３
のアルミニウム配線１６は、接地ラインを成し、第１の
アルミニウム配線１０及び第３のゲート電極８と交差し
て第２のＮ型拡散層５上に配置されてコンタクトホール
１７を通して第２のＮ型拡散層５に接続される。そし
て、第４のアルミニウム配線１８は、第３のアルミニウ
ム配線１６と平行に第３のＮ型拡散層７上に配置され、
コンタクトホール１９を通して第３のＮ型拡散層７に接
続される。この２本の第４のアルミニウム配線１８が一
対のビット線ＢＬ１、ＢＬ２となる。
ンを成し、第３のゲート電極８と平行に第１のＰ型拡散
層１上を横切るように配置されてコンタクトホール１１
を通して第１のＰ型拡散層１に接続される。第２のアル
ミニウム配線１２は、第２のＰ型拡散層２と第１のＮ型
拡散層４との間に跨って配置され、各拡散層２、４上に
設けられるコンタクトホール１３、１４を通して第２の
Ｐ型拡散層２及び第１のＮ型拡散層４に接続される。同
時に、コンタクトホール１５を通して第１及び第２のゲ
ート電極３、６に連続する接続部９に接続される。第３
のアルミニウム配線１６は、接地ラインを成し、第１の
アルミニウム配線１０及び第３のゲート電極８と交差し
て第２のＮ型拡散層５上に配置されてコンタクトホール
１７を通して第２のＮ型拡散層５に接続される。そし
て、第４のアルミニウム配線１８は、第３のアルミニウ
ム配線１６と平行に第３のＮ型拡散層７上に配置され、
コンタクトホール１９を通して第３のＮ型拡散層７に接
続される。この２本の第４のアルミニウム配線１８が一
対のビット線ＢＬ１、ＢＬ２となる。
【０００７】以上の第１乃至第３のゲート電極１、６、
８は１層の多結晶シリコンにより形成される。また、第
１乃至第４のアルミニウム配線１０、１２、１６、１８
は第１及び第３のゲート電極１、６、８上に２層に形成
される。
８は１層の多結晶シリコンにより形成される。また、第
１乃至第４のアルミニウム配線１０、１２、１６、１８
は第１及び第３のゲート電極１、６、８上に２層に形成
される。
【０００８】
【発明が解決しようとする課題】第１及び第２のゲート
電極３、６上に、第２のアルミニウム配線１２を積層
し、さらに第４のアルミニウム配線１８を積層するＳＲ
ＡＭのメモリセルの場合、各ゲート電極３、６と第２の
アルミニウム配線１２との間や各拡散層２、４と第２の
アルミニウム配線１２との間を接続するためのコンタク
トホールが多くなり、メモリセルサイズが大きくなると
いう問題を有している。特に、第２のアルミニウム配線
１２を第１及び第２のゲート電極３、６に接続するため
のコンタクトホール１５については、半導体基板へのリ
ークを防止するために厚い酸化膜上に形成しなければな
らないため、活性領域内に形成することができず、メモ
リセルサイズを大きくする要因となっている。
電極３、６上に、第２のアルミニウム配線１２を積層
し、さらに第４のアルミニウム配線１８を積層するＳＲ
ＡＭのメモリセルの場合、各ゲート電極３、６と第２の
アルミニウム配線１２との間や各拡散層２、４と第２の
アルミニウム配線１２との間を接続するためのコンタク
トホールが多くなり、メモリセルサイズが大きくなると
いう問題を有している。特に、第２のアルミニウム配線
１２を第１及び第２のゲート電極３、６に接続するため
のコンタクトホール１５については、半導体基板へのリ
ークを防止するために厚い酸化膜上に形成しなければな
らないため、活性領域内に形成することができず、メモ
リセルサイズを大きくする要因となっている。
【０００９】そこで本発明は、多層配線のコンタクト部
分のパターン面積を縮小し、半導体メモリ装置のメモリ
セルサイズを縮小することを目的とする。
分のパターン面積を縮小し、半導体メモリ装置のメモリ
セルサイズを縮小することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、半導体メモリ装置の特
徴とするところは、半導体基板と、この半導体基板上に
互いに独立して配置され、それぞれ異なる電位が与えら
れる第１及び第２の電力ラインと、上記第１の電力ライ
ンに対して並列に配置される第１及び第２の負荷トラン
ジスタと、上記第２の電力ラインに対して並列に配置さ
れる第１及び第２の駆動トランジスタと、上記半導体基
板上に配置される一対のビット線にそれぞれ接続される
第１及び第２の選択トランジスタと、上記第１の負荷ト
ランジスタ及び上記第１の駆動トランジスタのゲートを
上記第２の負荷トランジスタ及び上記第２の駆動トラン
ジスタのドレインと上記第１の選択トランジスタのドレ
インとに接続する第１の接続手段と、上記第２の負荷ト
ランジスタ及び上記第２の駆動トランジスタのゲートを
上記第１の負荷トランジスタ及び上記第１の駆動トラン
ジスタのドレインと上記第２の選択トランジスタのドレ
インとに接続する第２の接続手段と、を備え、上記第１
の接続手段は、上記半導体基板の表面領域に島状に形成
される基板と逆導電型の半導体層と、この半導体層と重
なって上記半導体基板上に絶縁膜を介して配置され、上
記半導体層上に設けられる第１のコンタクトホールを通
して上記半導体層の一部に接続される第１の配線と、こ
の第１の配線と重なって上記半導体基板上に絶縁膜を介
して配置され、上記第１のコンタクトホールに重なる位
置に設けられる第２のコンタクトホールを通して上記第
１の配線に接続される第２の配線と、を含むことにあ
る。
解決するために成されたもので、半導体メモリ装置の特
徴とするところは、半導体基板と、この半導体基板上に
互いに独立して配置され、それぞれ異なる電位が与えら
れる第１及び第２の電力ラインと、上記第１の電力ライ
ンに対して並列に配置される第１及び第２の負荷トラン
ジスタと、上記第２の電力ラインに対して並列に配置さ
れる第１及び第２の駆動トランジスタと、上記半導体基
板上に配置される一対のビット線にそれぞれ接続される
第１及び第２の選択トランジスタと、上記第１の負荷ト
ランジスタ及び上記第１の駆動トランジスタのゲートを
上記第２の負荷トランジスタ及び上記第２の駆動トラン
ジスタのドレインと上記第１の選択トランジスタのドレ
インとに接続する第１の接続手段と、上記第２の負荷ト
ランジスタ及び上記第２の駆動トランジスタのゲートを
上記第１の負荷トランジスタ及び上記第１の駆動トラン
ジスタのドレインと上記第２の選択トランジスタのドレ
インとに接続する第２の接続手段と、を備え、上記第１
の接続手段は、上記半導体基板の表面領域に島状に形成
される基板と逆導電型の半導体層と、この半導体層と重
なって上記半導体基板上に絶縁膜を介して配置され、上
記半導体層上に設けられる第１のコンタクトホールを通
して上記半導体層の一部に接続される第１の配線と、こ
の第１の配線と重なって上記半導体基板上に絶縁膜を介
して配置され、上記第１のコンタクトホールに重なる位
置に設けられる第２のコンタクトホールを通して上記第
１の配線に接続される第２の配線と、を含むことにあ
る。
【００１１】そして、半導体装置のコンタクト構造の特
徴とするところは、一導電型の半導体基板と、この半導
体基板の表面領域に島状に形成される逆導電型の半導体
層と、この半導体層と重なって上記半導体基板上に絶縁
膜を介して配置され、上記半導体層上に設けられる第１
のコンタクトホールを通して上記半導体層の一部に接続
される第１の配線と、この第１の配線と重なって上記半
導体基板上に絶縁膜を介して配置され、上記第１の配線
上に設けられる第２のコンタクトホールを通して上記第
１の配線に接続される第２の配線と、を備えた半導体装
置のコンタクト構造において、上記第２のコンタクトホ
ールの少なくとも一部を上記第１のコンタクトホールと
重なる位置に形成することにある。
徴とするところは、一導電型の半導体基板と、この半導
体基板の表面領域に島状に形成される逆導電型の半導体
層と、この半導体層と重なって上記半導体基板上に絶縁
膜を介して配置され、上記半導体層上に設けられる第１
のコンタクトホールを通して上記半導体層の一部に接続
される第１の配線と、この第１の配線と重なって上記半
導体基板上に絶縁膜を介して配置され、上記第１の配線
上に設けられる第２のコンタクトホールを通して上記第
１の配線に接続される第２の配線と、を備えた半導体装
置のコンタクト構造において、上記第２のコンタクトホ
ールの少なくとも一部を上記第１のコンタクトホールと
重なる位置に形成することにある。
【００１２】
【作用】本発明の半導体メモリ装置によれば、第１の負
荷トランジスタ及び第１の駆動トランジスタのゲートを
第２の負荷トランジスタ及び第２の駆動トランジスタの
ドレインに接続し、さらに第１の選択トランジスタのド
レインに接続する第１の接続手段で埋め込みコンタクト
構造を採用することにより、埋め込みコンタクト部分と
コンタクトホールとを重ねて配置してコンタクトホール
の数を減らすことができ、メモリセルサイズを縮小でき
る。
荷トランジスタ及び第１の駆動トランジスタのゲートを
第２の負荷トランジスタ及び第２の駆動トランジスタの
ドレインに接続し、さらに第１の選択トランジスタのド
レインに接続する第１の接続手段で埋め込みコンタクト
構造を採用することにより、埋め込みコンタクト部分と
コンタクトホールとを重ねて配置してコンタクトホール
の数を減らすことができ、メモリセルサイズを縮小でき
る。
【００１３】そして、本発明の半導体装置のコンタクト
構造によれば、半導体層と第１の配線との接続部分で、
第２の配線を第１の配線に接続するようにしたことで、
第２の配線が第１の配線を突き抜けて半導体基板へリー
クするのを防止できる。従って、第２の配線を素子分離
領域の厚い酸化膜上で第１の配線に接続する必要がなく
なり、各配線のパターン面積を縮小できる。
構造によれば、半導体層と第１の配線との接続部分で、
第２の配線を第１の配線に接続するようにしたことで、
第２の配線が第１の配線を突き抜けて半導体基板へリー
クするのを防止できる。従って、第２の配線を素子分離
領域の厚い酸化膜上で第１の配線に接続する必要がなく
なり、各配線のパターン面積を縮小できる。
【００１４】
【実施例】図１は、本発明の半導体装置の構造を示す平
面図である。この図においては、図３と同一のＳＲＡＭ
のメモリセルを示している。半導体基板２０は、Ｎ型の
導電型を成し、表面領域の一部にＰ型の不純物が拡散さ
れてＰ−Ｗｅｌｌ領域２１が形成されている。第１のＰ
型拡散層２２は、Ｐ−Ｗｅｌｌ領域２１の端部と平行な
方向に延在して半導体基板２０のＮ型領域内に形成され
る。第２及び第３のＰ型拡散層２３、２４は、第１のＰ
型拡散層２２と同じ半導体基板２０のＮ型領域内に第１
のＰ型拡散層２２から一定の距離を隔てて形成される。
第１のゲート電極２５は、第１及び第２のＰ型拡散層２
２、２３の間に絶縁膜を介して配置され、第１のＰ型拡
散層２２をソースとし、第２のＰ型拡散層２３をドレイ
ンとするＰチャンネル型の負荷トランジスタＰ１を形成
する。第２のゲート電極２６は、第１のゲート電極２５
と同様に、第１及び第３のＰ型拡散層２２、２４の間に
絶縁膜を介して配置され、第１のＰ型拡散層２２をソー
スとし、第３のＰ型拡散層２４をドレインとするＰチャ
ンネル型の負荷トランジスタＰ２を形成する。第１及び
第２のＮ型拡散層２７、２８は、互いに一定の距離を隔
ててＰ−Ｗｅｌｌ領域２１内に、第１及び第２のＰ型拡
散層２２、２３の配置方向に対して約４５°傾いた方向
に配置される。第３のゲート電極２９は、第１及び第２
のＮ型拡散層２７、２８の間に絶縁膜を介して配置さ
れ、第１のＮ型拡散層２７をドレインとし、第２のＮ型
拡散層２８をソースとするＮチャンネル型の駆動トラン
ジスタＮ１を形成する。第３及び第４のＮ型拡散層３
０、３１は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領
域２１内に、第１及び第２のＮ型拡散層２７、２８と平
行に配置される。第４のゲート電極３２は、第３及び第
４のＮ型拡散層３０、３１の間に絶縁膜を介して配置さ
れ、第３のＮ型拡散層３０をドレインとし、第４のＮ型
拡散層３１をソースとするＮチャンネル型の駆動トラン
ジスタＮ２を形成する。第５のＮ型拡散層３３は、第１
のＮ型拡散層２７から一定の距離を隔ててＰ−Ｗｅｌｌ
領域２１内に形成される。第６及び第７のＮ型拡散層３
４、３５は、互いに一定の距離を隔てて、第１及び第５
のＮ型拡散層２７、３３と並列にＰ−Ｗｅｌｌ領域２１
内に形成される。第５のゲート電極３６は、第１及び第
５のＮ型拡散層２７、３３の間と第６及び第７のＮ型拡
散層３４、３５の間とに絶縁膜を介して配置され、第１
及び第６のＮ型拡散層２７、３４をドレインとし、第５
の及び第７のＮ型拡散層３３、３５をソースとするＮチ
ャンネル型の選択トランジスタＳ１、Ｓ２を形成する。
尚、この選択トランジスタＳ１、Ｓ２については、ビッ
ト線ＢＬ１、ＢＬ２の電位次第でソースとドレインとが
逆転する。
面図である。この図においては、図３と同一のＳＲＡＭ
のメモリセルを示している。半導体基板２０は、Ｎ型の
導電型を成し、表面領域の一部にＰ型の不純物が拡散さ
れてＰ−Ｗｅｌｌ領域２１が形成されている。第１のＰ
型拡散層２２は、Ｐ−Ｗｅｌｌ領域２１の端部と平行な
方向に延在して半導体基板２０のＮ型領域内に形成され
る。第２及び第３のＰ型拡散層２３、２４は、第１のＰ
型拡散層２２と同じ半導体基板２０のＮ型領域内に第１
のＰ型拡散層２２から一定の距離を隔てて形成される。
第１のゲート電極２５は、第１及び第２のＰ型拡散層２
２、２３の間に絶縁膜を介して配置され、第１のＰ型拡
散層２２をソースとし、第２のＰ型拡散層２３をドレイ
ンとするＰチャンネル型の負荷トランジスタＰ１を形成
する。第２のゲート電極２６は、第１のゲート電極２５
と同様に、第１及び第３のＰ型拡散層２２、２４の間に
絶縁膜を介して配置され、第１のＰ型拡散層２２をソー
スとし、第３のＰ型拡散層２４をドレインとするＰチャ
ンネル型の負荷トランジスタＰ２を形成する。第１及び
第２のＮ型拡散層２７、２８は、互いに一定の距離を隔
ててＰ−Ｗｅｌｌ領域２１内に、第１及び第２のＰ型拡
散層２２、２３の配置方向に対して約４５°傾いた方向
に配置される。第３のゲート電極２９は、第１及び第２
のＮ型拡散層２７、２８の間に絶縁膜を介して配置さ
れ、第１のＮ型拡散層２７をドレインとし、第２のＮ型
拡散層２８をソースとするＮチャンネル型の駆動トラン
ジスタＮ１を形成する。第３及び第４のＮ型拡散層３
０、３１は、互いに一定の距離を隔ててＰ−Ｗｅｌｌ領
域２１内に、第１及び第２のＮ型拡散層２７、２８と平
行に配置される。第４のゲート電極３２は、第３及び第
４のＮ型拡散層３０、３１の間に絶縁膜を介して配置さ
れ、第３のＮ型拡散層３０をドレインとし、第４のＮ型
拡散層３１をソースとするＮチャンネル型の駆動トラン
ジスタＮ２を形成する。第５のＮ型拡散層３３は、第１
のＮ型拡散層２７から一定の距離を隔ててＰ−Ｗｅｌｌ
領域２１内に形成される。第６及び第７のＮ型拡散層３
４、３５は、互いに一定の距離を隔てて、第１及び第５
のＮ型拡散層２７、３３と並列にＰ−Ｗｅｌｌ領域２１
内に形成される。第５のゲート電極３６は、第１及び第
５のＮ型拡散層２７、３３の間と第６及び第７のＮ型拡
散層３４、３５の間とに絶縁膜を介して配置され、第１
及び第６のＮ型拡散層２７、３４をドレインとし、第５
の及び第７のＮ型拡散層３３、３５をソースとするＮチ
ャンネル型の選択トランジスタＳ１、Ｓ２を形成する。
尚、この選択トランジスタＳ１、Ｓ２については、ビッ
ト線ＢＬ１、ＢＬ２の電位次第でソースとドレインとが
逆転する。
【００１５】第１及び第３のゲート電極２５、２９は、
共通に設けられ、この共通部分が第３のＮ型拡散層３０
上で幅広く形成されて第１の接続部３７を成している。
この第１の接続部３７と第３のＮ型拡散層３０との間の
絶縁膜には、第１の開口部３８が形成され、この第１の
開口部３８を通して第１の接続部３７が第３のＮ型拡散
層３０に接続されて、所謂埋め込みコンタクトを形成す
る。これにより、負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートが駆動トランジスタＮ２のドレイン
に接続される。また、第３のゲート電極２９の一端は、
第６のＮ型拡散層３４上まで延長され、この第６のＮ型
拡散層３４上で幅広く形成されて第２の接続部３９を成
している。この第２の接続部３９と第６のＮ型拡散層３
４との間の絶縁膜には、第２の開口部４０が形成され、
この第２の開口部４０を通して第２の接続部３９が第６
のＮ型拡散層３４に接続されて、第１の接続部３７と同
様に、埋め込みコンタクトを形成する。これにより、駆
動トランジスタＮ１のゲートが選択トランジスタＳ２の
ドレインに接続される。第２及び第４のゲート電極２
６、３２は、共通に設けられ、この共通部分が第２のＰ
型拡散層２３に隣接する部分で広く形成されて後述する
第２の配線４５が接続される第３の接続部４１を成して
いる。また、第４のゲート電極３２の一端は、第１のＮ
型拡散層２７上まで延長され、この第１のＮ型拡散層２
７上で幅広く形成されて第４の接続部４２を成してい
る。この第４の接続部４２と第１のＮ型拡散層２７との
間の絶縁膜には、第３の開口部４３が形成され、この第
３の開口部４３を通して第３の接続部４２が第１のＮ型
拡散層２７に接続されて、第１の接続部３７と同様に、
埋め込みコンタクトを形成する。これにより、駆動トラ
ンジスタＮ２のゲートが、駆動トランジスタＮ１及び選
択トランジスタＳ１のドレインに接続される。ところ
で、第５のゲート電極３６は、各選択トランジスタＳ
１、Ｓ２で共通に形成されてワード線ＷＬとなる。
共通に設けられ、この共通部分が第３のＮ型拡散層３０
上で幅広く形成されて第１の接続部３７を成している。
この第１の接続部３７と第３のＮ型拡散層３０との間の
絶縁膜には、第１の開口部３８が形成され、この第１の
開口部３８を通して第１の接続部３７が第３のＮ型拡散
層３０に接続されて、所謂埋め込みコンタクトを形成す
る。これにより、負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートが駆動トランジスタＮ２のドレイン
に接続される。また、第３のゲート電極２９の一端は、
第６のＮ型拡散層３４上まで延長され、この第６のＮ型
拡散層３４上で幅広く形成されて第２の接続部３９を成
している。この第２の接続部３９と第６のＮ型拡散層３
４との間の絶縁膜には、第２の開口部４０が形成され、
この第２の開口部４０を通して第２の接続部３９が第６
のＮ型拡散層３４に接続されて、第１の接続部３７と同
様に、埋め込みコンタクトを形成する。これにより、駆
動トランジスタＮ１のゲートが選択トランジスタＳ２の
ドレインに接続される。第２及び第４のゲート電極２
６、３２は、共通に設けられ、この共通部分が第２のＰ
型拡散層２３に隣接する部分で広く形成されて後述する
第２の配線４５が接続される第３の接続部４１を成して
いる。また、第４のゲート電極３２の一端は、第１のＮ
型拡散層２７上まで延長され、この第１のＮ型拡散層２
７上で幅広く形成されて第４の接続部４２を成してい
る。この第４の接続部４２と第１のＮ型拡散層２７との
間の絶縁膜には、第３の開口部４３が形成され、この第
３の開口部４３を通して第３の接続部４２が第１のＮ型
拡散層２７に接続されて、第１の接続部３７と同様に、
埋め込みコンタクトを形成する。これにより、駆動トラ
ンジスタＮ２のゲートが、駆動トランジスタＮ１及び選
択トランジスタＳ１のドレインに接続される。ところ
で、第５のゲート電極３６は、各選択トランジスタＳ
１、Ｓ２で共通に形成されてワード線ＷＬとなる。
【００１６】第１のアルミニウム配線４４は、電源ライ
ンを成し、第１のＰ型拡散層２２と重なるように配置さ
れて第１のＰ型拡散層２２に接続される。第２のアルミ
ニウム配線４５は、第２のＰ型拡散層２３と第２及び第
３のゲート電極２６、３２につながる第３の接続部４１
との間に跨るように配置され、コンタクトホール４６及
び４７を通して第２のＰ型拡散層２３及び第３の接続部
４１にそれぞれ接続される。これにより、負荷トランジ
スタＰ１のドレインが負荷トランジスタＰ２及び駆動ト
ランジスタＮ２のゲートに接続される。第３のアルミニ
ウム配線４８は、第３のＰ型拡散層２４と第１及び第３
のゲート電極２５、２９につながる第１の接続部３７と
の間に跨るように配置され、コンタクトホール４９、５
０を通して第３のＰ型拡散層２４及び第１の接続部３７
にそれぞれ接続される。これにより、負荷トランジスタ
Ｐ２のドレインが負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートに接続される。第４のアルミニウム
配線５１は、接地ラインを成し、第５のゲート電極３６
と並列に第２及び第４のＮ型拡散層２８、３１上を横切
るように配置されてコンタクトホール５２、５３を通し
て第２及び第４のＮ型拡散層２８、３１にそれぞれ接続
される。そして、第５及び第６のアルミニウム配線５
４、５５は、第１及び第４のアルミニウム配線４４、５
１と交差して第５及び第７のＮ型拡散層３３、３５上に
配置され、コンタクトホール５６、５７を通して第５及
び第７のＮ型拡散層３３、３５にそれぞれ接続される。
この第５及び第６のアルミニウム配線５４、５５が一対
のビット線ＢＬ１、ＢＬ２となる。
ンを成し、第１のＰ型拡散層２２と重なるように配置さ
れて第１のＰ型拡散層２２に接続される。第２のアルミ
ニウム配線４５は、第２のＰ型拡散層２３と第２及び第
３のゲート電極２６、３２につながる第３の接続部４１
との間に跨るように配置され、コンタクトホール４６及
び４７を通して第２のＰ型拡散層２３及び第３の接続部
４１にそれぞれ接続される。これにより、負荷トランジ
スタＰ１のドレインが負荷トランジスタＰ２及び駆動ト
ランジスタＮ２のゲートに接続される。第３のアルミニ
ウム配線４８は、第３のＰ型拡散層２４と第１及び第３
のゲート電極２５、２９につながる第１の接続部３７と
の間に跨るように配置され、コンタクトホール４９、５
０を通して第３のＰ型拡散層２４及び第１の接続部３７
にそれぞれ接続される。これにより、負荷トランジスタ
Ｐ２のドレインが負荷トランジスタＰ１及び駆動トラン
ジスタＮ１のゲートに接続される。第４のアルミニウム
配線５１は、接地ラインを成し、第５のゲート電極３６
と並列に第２及び第４のＮ型拡散層２８、３１上を横切
るように配置されてコンタクトホール５２、５３を通し
て第２及び第４のＮ型拡散層２８、３１にそれぞれ接続
される。そして、第５及び第６のアルミニウム配線５
４、５５は、第１及び第４のアルミニウム配線４４、５
１と交差して第５及び第７のＮ型拡散層３３、３５上に
配置され、コンタクトホール５６、５７を通して第５及
び第７のＮ型拡散層３３、３５にそれぞれ接続される。
この第５及び第６のアルミニウム配線５４、５５が一対
のビット線ＢＬ１、ＢＬ２となる。
【００１７】以上の第１乃至第５のゲート電極２５、２
６、２９、３２、３６は、１層の多結晶シリコンにより
形成される。また、第１乃至第６のアルミニウム配線４
４、４５、４８、５１、５５、５６は、第１及び第３の
ゲート電極１、６、８上に２層に形成される。図２は、
図１のＸ−Ｘ線の断面を示す断面図である。
６、２９、３２、３６は、１層の多結晶シリコンにより
形成される。また、第１乃至第６のアルミニウム配線４
４、４５、４８、５１、５５、５６は、第１及び第３の
ゲート電極１、６、８上に２層に形成される。図２は、
図１のＸ−Ｘ線の断面を示す断面図である。
【００１８】Ｎ型のシリコンからなる半導体基板２０の
表面領域にＰ型の不純物が拡散されてＰ−Ｗｅｌｌ領域
２１が形成される。このＰ−Ｗｅｌｌ領域２１内にＮ型
の不純物が拡散されてＮ型拡散層３０、３１が形成され
る。これらＮ型拡散層３０、３１の間には、二酸化シリ
コンからなる絶縁膜６１を介し、多結晶シリコンからな
るゲート電極３２が形成される。Ｎ型拡散層３０、３１
及びゲート電極３２が形成される活性領域以外の半導体
基板２０の表面は、素子分離をするため、選択酸化によ
る厚い絶縁膜６２が形成される。また、Ｎ型拡散層３０
上の絶縁膜６１の一部には開口部３８が形成され、この
開口部３８から厚い酸化膜６１上にかけて多結晶シリコ
ンからなるゲート電極２５が形成される。このゲート電
極２５とＮ型拡散層３０との接続部分は、Ｎ型不純物が
高い濃度で拡散され、埋め込みコンタクトを形成する。
そして、これらのゲート電極２５、３２を被って二酸化
シリコンからなる２層目の絶縁膜６３が形成される。こ
の絶縁膜６３の開口部３８と重なる部分には、コンタク
トホール５０が形成され、このコンタクトホール５０を
通してゲート電極２５に接続されるアルミニウム配線４
８が形成される。同時に、Ｎ型拡散層３１上には別のア
ルミニウム配線５１も形成される。さらに、これらのア
ルミニウム配線４８、５１を被って二酸化シリコンから
なる３層目の絶縁膜６４が形成され、この絶縁膜６４上
に２層目のアルミニウム配線５４が形成される。
表面領域にＰ型の不純物が拡散されてＰ−Ｗｅｌｌ領域
２１が形成される。このＰ−Ｗｅｌｌ領域２１内にＮ型
の不純物が拡散されてＮ型拡散層３０、３１が形成され
る。これらＮ型拡散層３０、３１の間には、二酸化シリ
コンからなる絶縁膜６１を介し、多結晶シリコンからな
るゲート電極３２が形成される。Ｎ型拡散層３０、３１
及びゲート電極３２が形成される活性領域以外の半導体
基板２０の表面は、素子分離をするため、選択酸化によ
る厚い絶縁膜６２が形成される。また、Ｎ型拡散層３０
上の絶縁膜６１の一部には開口部３８が形成され、この
開口部３８から厚い酸化膜６１上にかけて多結晶シリコ
ンからなるゲート電極２５が形成される。このゲート電
極２５とＮ型拡散層３０との接続部分は、Ｎ型不純物が
高い濃度で拡散され、埋め込みコンタクトを形成する。
そして、これらのゲート電極２５、３２を被って二酸化
シリコンからなる２層目の絶縁膜６３が形成される。こ
の絶縁膜６３の開口部３８と重なる部分には、コンタク
トホール５０が形成され、このコンタクトホール５０を
通してゲート電極２５に接続されるアルミニウム配線４
８が形成される。同時に、Ｎ型拡散層３１上には別のア
ルミニウム配線５１も形成される。さらに、これらのア
ルミニウム配線４８、５１を被って二酸化シリコンから
なる３層目の絶縁膜６４が形成され、この絶縁膜６４上
に２層目のアルミニウム配線５４が形成される。
【００１９】このように、ゲート電極２５とアルミニウ
ム配線４８との接続を、Ｎ型拡散層３０にゲート電極２
５を接続する埋め込みコンタクト部分に重ねて配置すれ
ば、厚い絶縁膜６２上でなくてもアルミニウム配線４８
をゲート電極２５に接続することができる。従って、こ
の接続部分のパターン面積を縮小することができる。以
上の実施例においては、本発明のコンタクト構造をＳＲ
ＡＭのメモリセルに採用した場合を例示したが、多結晶
シリコンとアルミニウムとの多層配線構造で埋め込みコ
ンタクトを有する半導体メモリ装置等、その他の半導体
装置への採用も可能である。
ム配線４８との接続を、Ｎ型拡散層３０にゲート電極２
５を接続する埋め込みコンタクト部分に重ねて配置すれ
ば、厚い絶縁膜６２上でなくてもアルミニウム配線４８
をゲート電極２５に接続することができる。従って、こ
の接続部分のパターン面積を縮小することができる。以
上の実施例においては、本発明のコンタクト構造をＳＲ
ＡＭのメモリセルに採用した場合を例示したが、多結晶
シリコンとアルミニウムとの多層配線構造で埋め込みコ
ンタクトを有する半導体メモリ装置等、その他の半導体
装置への採用も可能である。
【００２０】
【発明の効果】本発明によれば、配線の接続部分のパタ
ーン面積を縮小することができ、多層配線を有する半導
体装置の微細化に有利である。また、このコンタクト構
造を採用した半導体メモリにおいては、コンタクト部分
のパターン面積を縮小することでメモリセルサイズを小
さくすることができ、メモリ容量の増大が可能になる。
ーン面積を縮小することができ、多層配線を有する半導
体装置の微細化に有利である。また、このコンタクト構
造を採用した半導体メモリにおいては、コンタクト部分
のパターン面積を縮小することでメモリセルサイズを小
さくすることができ、メモリ容量の増大が可能になる。
【図１】本発明の半導体メモリ装置の構造を示す平面図
である。
である。
【図２】図１のＸ−Ｘ線の断面の構造を示す断面図であ
る。
る。
【図３】ＳＲＡＭのメモリセルの構成を示す回路図であ
る。
る。
【図４】従来の半導体メモリ装置の構造を示す平面図で
ある。
ある。
１、２ Ｐ型拡散層 ３、６、８ ゲート電極 ４、５、７ Ｎ型拡散層 １０、１２ アルミニウム配線 １１、１３、１４、１７、１９ コンタクトホール ２０ 半導体基板 ２１ Ｐ−Ｗｅｌｌ領域 ２２、２３、２４ Ｐ型拡散層 ２５、２６、２９、３２、３６ ゲート電極 ２７、２８、３０、３１、３３、３４、３５ Ｎ型拡散
層 ３８、４０、４３ 開口部（埋め込みコンタクト） ４４、４５、４８、５１、５４、５５ アルミニウム配
線 ４６、４７、４９、５０、５２、５３、５６、５７ コ
ンタクトホール Ｐ１、Ｐ２ 負荷トランジスタ Ｎ１、Ｎ２ 駆動トランジスタ Ｓ１、Ｓ２ 選択トランジスタ Ｉ１、Ｉ２ インバータ ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
層 ３８、４０、４３ 開口部（埋め込みコンタクト） ４４、４５、４８、５１、５４、５５ アルミニウム配
線 ４６、４７、４９、５０、５２、５３、５６、５７ コ
ンタクトホール Ｐ１、Ｐ２ 負荷トランジスタ Ｎ１、Ｎ２ 駆動トランジスタ Ｓ１、Ｓ２ 選択トランジスタ Ｉ１、Ｉ２ インバータ ＷＬ ワード線 ＢＬ１、ＢＬ２ ビット線
Claims (4)
- 【請求項１】 半導体基板と、この半導体基板上に互い
に独立して配置され、それぞれ異なる電位が与えられる
第１及び第２の電力ラインと、上記第１の電力ラインに
対して並列に配置される第１及び第２の負荷トランジス
タと、上記第２の電力ラインに対して並列に配置される
第１及び第２の駆動トランジスタと、上記半導体基板上
に配置される一対のビット線にそれぞれ接続される第１
及び第２の選択トランジスタと、上記第１の負荷トラン
ジスタ及び上記第１の駆動トランジスタのゲートを上記
第２の負荷トランジスタ及び上記第２の駆動トランジス
タのドレインと上記第１の選択トランジスタのドレイン
とに接続する第１の接続手段と、上記第２の負荷トラン
ジスタ及び上記第２の駆動トランジスタのゲートを上記
第１の負荷トランジスタ及び上記第１の駆動トランジス
タのドレインと上記第２の選択トランジスタのドレイン
とに接続する第２の接続手段と、を備えた半導体メモリ
装置において、上記第１の接続手段は、上記半導体基板
の表面領域に島状に形成される基板と逆導電型の半導体
層と、この半導体層と重なって上記半導体基板上に絶縁
膜を介して配置され、上記半導体層上に設けられる第１
のコンタクトホールを通して上記半導体層の一部に接続
される第１の配線と、この第１の配線と重なって上記半
導体基板上に絶縁膜を介して配置され、上記第１のコン
タクトホールに重なる位置に設けられる第２のコンタク
トホールを通して上記第１の配線に接続される第２の配
線と、を含むことを特徴とする半導体メモリ装置。 - 【請求項２】 半導体基板と、この半導体基板上に互い
に独立して配置され、それぞれ異なる電位が与えられる
第１及び第２の電力ラインと、上記第１の電力ラインに
対して並列に配置される第１及び第２の負荷トランジス
タと、上記第２の電力ラインに対して並列に配置される
第１及び第２の駆動トランジスタと、上記半導体基板上
に配置される一対のビット線にそれぞれ接続される第１
及び第２の選択トランジスタと、上記第１の負荷トラン
ジスタ及び上記第１の駆動トランジスタのゲートを上記
第２の負荷トランジスタ及び上記第２の駆動トランジス
タのドレインと上記第１の選択トランジスタのドレイン
とに接続する第１の接続手段と、上記第２の負荷トラン
ジスタ及び上記第２の駆動トランジスタのゲートを上記
第１の負荷トランジスタ及び上記第１の駆動トランジス
タのドレインと上記第２の選択トランジスタのドレイン
とに接続する第２の接続手段と、を備えた半導体メモリ
装置において、上記第１の接続手段は、上記第２の駆動
トランジスタのドレインに連続する基板と逆導電型の半
導体層に上記第１の負荷トランジスタ及び上記第１の駆
動トランジスタのゲートに連続する第１の配線を接続
し、この接続部分上で上記第１の配線に上記第２の配線
を接続すると共に、上記第１の配線を上記第１の選択ト
ランジスタのドレインに接続し、上記第２の配線を上記
第２の負荷トランジスタのドレインに接続することを特
徴とする半導体メモリ装置。 - 【請求項３】 一導電型の半導体基板と、この半導体基
板の表面領域に島状に形成される逆導電型の半導体層
と、この半導体層と重なって上記半導体基板上に絶縁膜
を介して配置され、上記半導体層上に設けられる第１の
コンタクトホールを通して上記半導体層の一部に接続さ
れる第１の配線と、この第１の配線と重なって上記半導
体基板上に絶縁膜を介して配置され、上記第１の配線上
に設けられる第２のコンタクトホールを通して上記第１
の配線に接続される第２の配線と、を備えた半導体装置
のコンタクト構造において、上記第２のコンタクトホー
ルの少なくとも一部を上記第１のコンタクトホールと重
なる位置に形成することを特徴とする半導体装置のコン
タクト構造。 - 【請求項４】 上記半導体層が第１の絶縁ゲート型トラ
ンジスタのソースあるいはドレインに連続し、上記第１
の配線が上記第１の絶縁ゲート型トランジスタと並列に
配置される第２の絶縁ゲート型トランジスタのゲートに
連続することを特徴とする請求項３記載の半導体装置の
コンタクト構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229696A JPH0897296A (ja) | 1994-09-26 | 1994-09-26 | 半導体メモリ装置及びこれに用いるコンタクト構造 |
| TW084105986A TW267255B (en) | 1994-09-26 | 1995-06-13 | Semiconductor memory device and contact construction thereof |
| KR1019950031589A KR100187741B1 (ko) | 1994-09-26 | 1995-09-25 | 반도체 메모리 장치 및 이에 이용하는 콘택트 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229696A JPH0897296A (ja) | 1994-09-26 | 1994-09-26 | 半導体メモリ装置及びこれに用いるコンタクト構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897296A true JPH0897296A (ja) | 1996-04-12 |
Family
ID=16896278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229696A Pending JPH0897296A (ja) | 1994-09-26 | 1994-09-26 | 半導体メモリ装置及びこれに用いるコンタクト構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104128A (ja) * | 2002-09-04 | 2004-04-02 | Samsung Electronics Co Ltd | Ｓｏｉ基板に形成されるｓｒａｍデバイス |
-
1994
- 1994-09-26 JP JP6229696A patent/JPH0897296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104128A (ja) * | 2002-09-04 | 2004-04-02 | Samsung Electronics Co Ltd | Ｓｏｉ基板に形成されるｓｒａｍデバイス |
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