JPS5892253A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5892253A JPS5892253A JP56193502A JP19350281A JPS5892253A JP S5892253 A JPS5892253 A JP S5892253A JP 56193502 A JP56193502 A JP 56193502A JP 19350281 A JP19350281 A JP 19350281A JP S5892253 A JPS5892253 A JP S5892253A
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- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- semiconductor
- insulator
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体記憶装置に関し、特に1集積度の向上
、ラッチアップ現象の防止、寄生容量の低減化を可能圧
する構成を有する相補形MO8(0MO8)RAMに関
す石ものである。
、ラッチアップ現象の防止、寄生容量の低減化を可能圧
する構成を有する相補形MO8(0MO8)RAMに関
す石ものである。
従来からこの種のスタティック型メモリセルの回路とし
て第1図(a)に示すようなよく知られている構成があ
り、そのレイアウト設計には同図(b)に示すパターン
があった。また、同図(0)および(d)Fiそれぞれ
同図((9)のI(3−IC線およびID−ID線での
断面図であって、従来の0MO8構造におけるpチャネ
ル形MO8電界効果トランジスタ(以下、MO8電界効
果トランジスタをMO8FJCTと呼ぶ)とnチャネル
形MO8PETの構成に対応している。まず前記第1図
(a)において、(1)及び(2)はpチャネル形エン
ハンスメントyosymT、(sll及び(4)はn?
ヤネル形エンハンスメントMOEIF!I!Tであり、
MO8FT!?(1)と(3)との直列接続によって構
成されたインバータ(10)、およびMOSFET(2
1と(4)との直列接続によって構成されたインバータ
(11)をクロスカップルすることによって、2安定回
路を形成し、これらKよって1ビツトのメモリセルが構
成される。そしてまた、このメモリセルの書き込みなら
びに読み出し制御機能をもつゲート用のM OS F
Ifi T(51および(6)は、そのドレイン(また
はソース)がそれぞれ前記M OS F K T(:l
l、および(4)のドレインにソース(またはドレイン
)がそれぞれビットライン(7)、および(8)に接続
され、かつ、そのゲートはワードライン(9)K接続さ
れている。
て第1図(a)に示すようなよく知られている構成があ
り、そのレイアウト設計には同図(b)に示すパターン
があった。また、同図(0)および(d)Fiそれぞれ
同図((9)のI(3−IC線およびID−ID線での
断面図であって、従来の0MO8構造におけるpチャネ
ル形MO8電界効果トランジスタ(以下、MO8電界効
果トランジスタをMO8FJCTと呼ぶ)とnチャネル
形MO8PETの構成に対応している。まず前記第1図
(a)において、(1)及び(2)はpチャネル形エン
ハンスメントyosymT、(sll及び(4)はn?
ヤネル形エンハンスメントMOEIF!I!Tであり、
MO8FT!?(1)と(3)との直列接続によって構
成されたインバータ(10)、およびMOSFET(2
1と(4)との直列接続によって構成されたインバータ
(11)をクロスカップルすることによって、2安定回
路を形成し、これらKよって1ビツトのメモリセルが構
成される。そしてまた、このメモリセルの書き込みなら
びに読み出し制御機能をもつゲート用のM OS F
Ifi T(51および(6)は、そのドレイン(また
はソース)がそれぞれ前記M OS F K T(:l
l、および(4)のドレインにソース(またはドレイン
)がそれぞれビットライン(7)、および(8)に接続
され、かつ、そのゲートはワードライン(9)K接続さ
れている。
また、前記第1図(b)において、二点鎖線で囲まれた
領域が1ビツトのメモリセルパターンである。
領域が1ビツトのメモリセルパターンである。
第1層ポリシリコン(21)、(22及び、(財)はそ
れぞれ、pチャネル形MO8FETfl+のゲートとn
チャネル形MO8FET!3117) グー ト、pf
チャネル形 OB F E T +21のゲートとnチ
ャネル形MO8?ET(4)のゲート、及びワードライ
ン(9)を形成し、(2)はp”拡散層で電源配線を形
成している。AI!配線(341Fi、コンタクト顛(
42)を介してMO13FETf1)のドレインを形成
しているp+拡散層−とM OS F Ifi T(3
1のドレインを形成しているn4拡散層−と前記第1層
ポリシリコン(3)とを短絡し、A/配配線上コンタク
ト(41)、 (43)を介してM08FICT121
のドレインを形成するp+拡散層艷とMOSFET(4
)のドレインを形成するn+拡散層C(11と前記第1
層ポリシリコンシυとを短絡している。また、Al配線
−93ηはビットライン(gl 、 (71に対応し、
それぞれコンタクト(47)、 (46)を介してn+
拡散層瞥、@随に接続されている。Al配線x、(39
+は接地mを形成しており、それぞれコンタク) (4
5)l (44) を介してn+拡散層U[に接続され
ている。さらに、(49)はn−wel領域でありその
中にpチャネルMO8FETを形成する。尚(83)は
素子間分離絶縁膜である。
れぞれ、pチャネル形MO8FETfl+のゲートとn
チャネル形MO8FET!3117) グー ト、pf
チャネル形 OB F E T +21のゲートとnチ
ャネル形MO8?ET(4)のゲート、及びワードライ
ン(9)を形成し、(2)はp”拡散層で電源配線を形
成している。AI!配線(341Fi、コンタクト顛(
42)を介してMO13FETf1)のドレインを形成
しているp+拡散層−とM OS F Ifi T(3
1のドレインを形成しているn4拡散層−と前記第1層
ポリシリコン(3)とを短絡し、A/配配線上コンタク
ト(41)、 (43)を介してM08FICT121
のドレインを形成するp+拡散層艷とMOSFET(4
)のドレインを形成するn+拡散層C(11と前記第1
層ポリシリコンシυとを短絡している。また、Al配線
−93ηはビットライン(gl 、 (71に対応し、
それぞれコンタクト(47)、 (46)を介してn+
拡散層瞥、@随に接続されている。Al配線x、(39
+は接地mを形成しており、それぞれコンタク) (4
5)l (44) を介してn+拡散層U[に接続され
ている。さらに、(49)はn−wel領域でありその
中にpチャネルMO8FETを形成する。尚(83)は
素子間分離絶縁膜である。
従来のC!MO8RAMはメモリセルのみならず、周辺
回路部も同様に1第1図(α)および(a7に示される
構造のMO8nlliTを組合せて構成される。
回路部も同様に1第1図(α)および(a7に示される
構造のMO8nlliTを組合せて構成される。
従来のCMOSメそりセルのレイアウトは以上のように
構成されているので、ウェル構造で分離された異なるチ
ャネル形のMO8FICTを隣接してつくりつけるため
に、各拡散層間余裕などをとることが必要で、また、A
/配線が多くなるために、1メモリセルあたりの占有面
積が極めて大きくなり、CMOSメモリの大容量化を妨
げる欠点があった。周辺回路部においてもウェル構造に
起因するラッチアップ現象により素子破壊を引き起こし
やすいなどの欠点があった。
構成されているので、ウェル構造で分離された異なるチ
ャネル形のMO8FICTを隣接してつくりつけるため
に、各拡散層間余裕などをとることが必要で、また、A
/配線が多くなるために、1メモリセルあたりの占有面
積が極めて大きくなり、CMOSメモリの大容量化を妨
げる欠点があった。周辺回路部においてもウェル構造に
起因するラッチアップ現象により素子破壊を引き起こし
やすいなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、nチャネル(pチャネル)MOS
FETのゲート電極上に、nチャネル(pチャネル)M
OSFETとゲート電極を共有するpチャネル(nチャ
ネル)MOEIFK’rをレーザアニールなどのプロセ
スによりつくりつける構造(以後、JMOE!構造と呼
ぶ)をCMOF+メモリ回路のインバータのレイアウト
に適用することによってCMO8□メモリ回路のパター
ン面積を縮少するとともに、JMO8構造を適用したメ
モリセルで構成されたメモリアレイ部と分離酸化膜上に
同じくレーザアニールなどのプロセスにより、pチャネ
ル(nチャネA、)MO8FmTf形成することにより
ウェル構造を有することなく構成された周辺回路部とを
組合せてCMOSメモリを構成することによって、CM
OSメモリの大容量化を可能にするとともに、ラッチア
ップ現象による素子破壊を皆無にする半導体鱈己憶装置
を提供することを目的としている。
めになされたもので、nチャネル(pチャネル)MOS
FETのゲート電極上に、nチャネル(pチャネル)M
OSFETとゲート電極を共有するpチャネル(nチャ
ネル)MOEIFK’rをレーザアニールなどのプロセ
スによりつくりつける構造(以後、JMOE!構造と呼
ぶ)をCMOF+メモリ回路のインバータのレイアウト
に適用することによってCMO8□メモリ回路のパター
ン面積を縮少するとともに、JMO8構造を適用したメ
モリセルで構成されたメモリアレイ部と分離酸化膜上に
同じくレーザアニールなどのプロセスにより、pチャネ
ル(nチャネA、)MO8FmTf形成することにより
ウェル構造を有することなく構成された周辺回路部とを
組合せてCMOSメモリを構成することによって、CM
OSメモリの大容量化を可能にするとともに、ラッチア
ップ現象による素子破壊を皆無にする半導体鱈己憶装置
を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第2
図(IL)は本発明の一実施例になるCMOSメモリセ
ルのレイアウト図であり、その回路構成は第1図(a)
に示されたものと同一である。第2図(b)は第2図(
a) KおけるJIB−JIB線での断面図である。
図(IL)は本発明の一実施例になるCMOSメモリセ
ルのレイアウト図であり、その回路構成は第1図(a)
に示されたものと同一である。第2図(b)は第2図(
a) KおけるJIB−JIB線での断面図である。
第2図(1)において二点鎖線で囲まれた領域が1ビツ
トのメそりセルに対応する。本発明ではメモリセルの負
荷素子として、nチャネル駆動MOS FETとゲート
電極を共有する構成(JMO8構造)でつくりつけられ
たpチャネルMO8?KTを用いる。すなわち第2図(
a) 、 (b)において、第2層ポリシリコン (5
2)はnチャネルMO8FKT+31とp+ヤネルMO
BFzT[11との共通ゲート電極として働く。酸化膜
(〕4)。
トのメそりセルに対応する。本発明ではメモリセルの負
荷素子として、nチャネル駆動MOS FETとゲート
電極を共有する構成(JMO8構造)でつくりつけられ
たpチャネルMO8?KTを用いる。すなわち第2図(
a) 、 (b)において、第2層ポリシリコン (5
2)はnチャネルMO8FKT+31とp+ヤネルMO
BFzT[11との共通ゲート電極として働く。酸化膜
(〕4)。
p形基板(76)の中につくられたn1拡散層(60)
、 (61)は、それぞれnチャネルMO8FRT(8
1のゲート酸化膜、ドレイン、及びソースを形成し、n
+拡散層(61)ldコンタクト(71)を介して、図
示しない接地線に接続している。酸化膜(75)の上に
形成された第2層ポリシリコン(エピタキシャル成長層
でもよい。)は例えばレーザアニールなどの処理により
単結晶化された後、p形不純物を拡散するなどしてつく
られたp影領域(54)、 (55)とn影領域(56
)とにつくりわけられ、これら、酸化膜(75)op形
領領域54) 、 (55)及び’n形佃域(56)F
iそれぞれ、pチャネルMO8FET(1)のゲート酸
化膜、ドレイン、ソース及び基板を構成し、p影領域(
55)は給電部としてはだら色、p影領域(54)は、
コンタクト(66)を介してn+拡散層(60)に接続
さ゛れる。以上の構成により、pチャネルMO8FET
il+及びnチャネルMO8FET+31をそれぞれ負
荷素子、及び駆動素子とするインバータ(JMOSイン
バータ)が構成される。
、 (61)は、それぞれnチャネルMO8FRT(8
1のゲート酸化膜、ドレイン、及びソースを形成し、n
+拡散層(61)ldコンタクト(71)を介して、図
示しない接地線に接続している。酸化膜(75)の上に
形成された第2層ポリシリコン(エピタキシャル成長層
でもよい。)は例えばレーザアニールなどの処理により
単結晶化された後、p形不純物を拡散するなどしてつく
られたp影領域(54)、 (55)とn影領域(56
)とにつくりわけられ、これら、酸化膜(75)op形
領領域54) 、 (55)及び’n形佃域(56)F
iそれぞれ、pチャネルMO8FET(1)のゲート酸
化膜、ドレイン、ソース及び基板を構成し、p影領域(
55)は給電部としてはだら色、p影領域(54)は、
コンタクト(66)を介してn+拡散層(60)に接続
さ゛れる。以上の構成により、pチャネルMO8FET
il+及びnチャネルMO8FET+31をそれぞれ負
荷素子、及び駆動素子とするインバータ(JMOSイン
バータ)が構成される。
同様KSpチャネルMO8FET+21とnチャネルM
osFgT(41をそれぞれ負荷素子及び駆動素子とす
るインバータが構成される。すなわち、第1層ポリ51
(5x)はpチャネルyospgT(2iとnチャネル
M087KT+41との共通ゲート電極を構成し、n拡
散層(62)及び(63) uそれぞれnチャネルMO
8FKT(41のドレイン及びソースを、p影領域(5
7)I (58)及びn影領域(59)はそれぞれpチ
ャネルMosFgTft)のドレイン、ソース及び基板
を形成し、n拡散11(63)はコンタクト(苛)を介
して図示しない接地線に接続され、pV領領域58)は
給1!部としてat!、p影領域(5))は、コンタク
) (6B)を介してn+拡散層(62)K連結され、
従って、pチャネルMOEIFKT +21とnチャネ
ルMOS FF1T (41によるインバータ(、TM
OSインバータ)が構成される。コンタクト(67)
u 、nチャネルMO8FKTf31のドレインである
n拡散層(60)とゲート電極(51)とを接続し、コ
ンタクト(69)u n 7 ’rネルMO8FICT
(41のドレインであるn+拡散層(62)とゲート電
極(52)とを接続し、これらにより、2つのインバー
タのクロスカップルを実現している。
osFgT(41をそれぞれ負荷素子及び駆動素子とす
るインバータが構成される。すなわち、第1層ポリ51
(5x)はpチャネルyospgT(2iとnチャネル
M087KT+41との共通ゲート電極を構成し、n拡
散層(62)及び(63) uそれぞれnチャネルMO
8FKT(41のドレイン及びソースを、p影領域(5
7)I (58)及びn影領域(59)はそれぞれpチ
ャネルMosFgTft)のドレイン、ソース及び基板
を形成し、n拡散11(63)はコンタクト(苛)を介
して図示しない接地線に接続され、pV領領域58)は
給1!部としてat!、p影領域(5))は、コンタク
) (6B)を介してn+拡散層(62)K連結され、
従って、pチャネルMOEIFKT +21とnチャネ
ルMOS FF1T (41によるインバータ(、TM
OSインバータ)が構成される。コンタクト(67)
u 、nチャネルMO8FKTf31のドレインである
n拡散層(60)とゲート電極(51)とを接続し、コ
ンタクト(69)u n 7 ’rネルMO8FICT
(41のドレインであるn+拡散層(62)とゲート電
極(52)とを接続し、これらにより、2つのインバー
タのクロスカップルを実現している。
また、コンタクト(70)はゲート電極(51)を、n
+拡散層(79)に連結し、第1層ポリ5t(53)は
トランスミッショングー) FET +51. il+
のゲート電極となるワードラインを構成し、コンタクト
(ツ2)l (’73)Fiそれぞれn+拡散層(65
)、 (64)を図示しないビットラインに接続する。
+拡散層(79)に連結し、第1層ポリ5t(53)は
トランスミッショングー) FET +51. il+
のゲート電極となるワードラインを構成し、コンタクト
(ツ2)l (’73)Fiそれぞれn+拡散層(65
)、 (64)を図示しないビットラインに接続する。
以上の構成により、1ビツトのcuosメモリセルが形
成される。尚、コンタクト(66)と(6))とはレイ
アウト上型なり合っても問題はなく、p影領域(54)
はゲート′#L極(51)とコンタクトをとってもよい
。コンタクト(6B)、 (69)IfCついても同様
である。また、コンタクト(66)及び(68)はそれ
ぞれ、p影領域(54)とn+拡散層(60)及びp影
領域(57)とn+拡散層(62)を接触させるために
、ダイオードが形成されることがあるが、その場合は、
後述するようにpチャネル負荷MO8F]lnTのし睡
い値電圧(以後、vupとする。)を適切に設定すれば
よい0またコンタクト(aa)、 (as)部にメタル
を拡散したり、第2層ポリ日1をシリサイド化するなど
してコンタクト(66)、(6B)をオーミック接触に
してもよい。
成される。尚、コンタクト(66)と(6))とはレイ
アウト上型なり合っても問題はなく、p影領域(54)
はゲート′#L極(51)とコンタクトをとってもよい
。コンタクト(6B)、 (69)IfCついても同様
である。また、コンタクト(66)及び(68)はそれ
ぞれ、p影領域(54)とn+拡散層(60)及びp影
領域(57)とn+拡散層(62)を接触させるために
、ダイオードが形成されることがあるが、その場合は、
後述するようにpチャネル負荷MO8F]lnTのし睡
い値電圧(以後、vupとする。)を適切に設定すれば
よい0またコンタクト(aa)、 (as)部にメタル
を拡散したり、第2層ポリ日1をシリサイド化するなど
してコンタクト(66)、(6B)をオーミック接触に
してもよい。
次に、本発明による構成の作用を説明する。−般に、6
トランジスタ(Tr)0M0日メモリセルの1ピツiた
りのレイアウトは以下の4つの領域に分割される。(イ
)給電部、(ロ)pチャネル負荷MOS PET形成領
域、(ハ)nチャネル駆動MO8FET形成領域、に)
工10インターフェイス部。本発明の構成により、領域
(イ)は領域(ハ)の上に配置され、領域(ロ)は省か
れることになる。すなわち、pチャネル負荷MO8FK
Tがnチャネル駆動MO8FBTの上に重ねて形成され
るのでpチャネル負荷MO8’FETを形成するための
n−welylQ形成する必要がなく、従ってn−we
llまわりの拡散層間余裕をとるための面積も必然的に
省かれ、また、給電部分も、nチャネル駆動MO8FE
Tの上に重ねて形成されるので、大幅にセルレイアウト
面積を縮少することかで色る。
トランジスタ(Tr)0M0日メモリセルの1ピツiた
りのレイアウトは以下の4つの領域に分割される。(イ
)給電部、(ロ)pチャネル負荷MOS PET形成領
域、(ハ)nチャネル駆動MO8FET形成領域、に)
工10インターフェイス部。本発明の構成により、領域
(イ)は領域(ハ)の上に配置され、領域(ロ)は省か
れることになる。すなわち、pチャネル負荷MO8FK
Tがnチャネル駆動MO8FBTの上に重ねて形成され
るのでpチャネル負荷MO8’FETを形成するための
n−welylQ形成する必要がなく、従ってn−we
llまわりの拡散層間余裕をとるための面積も必然的に
省かれ、また、給電部分も、nチャネル駆動MO8FE
Tの上に重ねて形成されるので、大幅にセルレイアウト
面積を縮少することかで色る。
さらに本発明によると、pチャネルMO8FKTe形成
するためのn−wellを必要としないので従来のOM
o8デバイスにみられるラッチアップ現象を完全に防止
することかできる。
するためのn−wellを必要としないので従来のOM
o8デバイスにみられるラッチアップ現象を完全に防止
することかできる。
さて、本発明によるレイアウト構成の回路図が、第3図
(a) I (b)に示される。篤2図(a)における
コンタク) (66)及び(68)がオーミック接触で
ある場合の回路図は第3図(a)に示されるが、これは
第1図(a) K示される回路構成と同一である。すな
わち、本発明のメモリセルは、従来のセルの1/2〜1
/Sに縮少したにもかかわらず従来のセルと同一の機能
を維持することができる。tpJ2図(PL)における
コンタクト(66)及び(6日)において寄生ダイオー
ドが介在する場合の回路図は第3図(b)に示され、(
100)、(1(n)がこれらのダイオードである。こ
の場合には、pチャネル負荷MO8FET+11.+2
1のしきい値電圧vT■Pの絶対値をダイオード(10
0)、 (101)の順方向電圧Vφよりも大きくして
おけば、メモリセルを構成するフリップフロップFi2
安定点を有し、メモリセルとしての機能をもたせること
かで色る0ウド図で、■B−■B線における断面を第4
図(1)) K、plO−■C線にお“ける断面を第4
′図((+)に示す。第4図(a) 、 (b) 、
(C)において、第2図(a) 、 (b)と同一符号
は同等部分をあられしている。また回路図iL第3図(
a) 、 (1))に示されるものと同一でおる。本実
施例でFipミルチャネルMO8FETf1+及び(2
)の電流方向とnチャネル駆動MO8FIT+31及び
(4)の電流方向が直交するという点で触記実施例(第
2図(a)(1と異々る。すなわち、第1層ポリシリコ
ン(52)を共通電極とするCMOSインバータにおい
て、nチャネル駆動M OS F ET(31のドレイ
ン及びソースはそれぞれn+拡散/il (60)及び
(61)であるので、nチャネル駆動M OS F’
E TIB+のチャネル長方向はX方向(第4図中に示
される。)となるのに対して、pチャネル負荷M OS
F IICT(liのドレイン及びソースは各々p影
領域(54)及び(55)であるのでpチャネル負荷M
O8F’BT+1+のチャイル長方向はy方向(第4図
中に示される。)となり、互いに直交関係Klる。第1
層ポリシリコン(51)を共通電極とするCMOSイン
バータにおいても同様である。
(a) I (b)に示される。篤2図(a)における
コンタク) (66)及び(68)がオーミック接触で
ある場合の回路図は第3図(a)に示されるが、これは
第1図(a) K示される回路構成と同一である。すな
わち、本発明のメモリセルは、従来のセルの1/2〜1
/Sに縮少したにもかかわらず従来のセルと同一の機能
を維持することができる。tpJ2図(PL)における
コンタクト(66)及び(6日)において寄生ダイオー
ドが介在する場合の回路図は第3図(b)に示され、(
100)、(1(n)がこれらのダイオードである。こ
の場合には、pチャネル負荷MO8FET+11.+2
1のしきい値電圧vT■Pの絶対値をダイオード(10
0)、 (101)の順方向電圧Vφよりも大きくして
おけば、メモリセルを構成するフリップフロップFi2
安定点を有し、メモリセルとしての機能をもたせること
かで色る0ウド図で、■B−■B線における断面を第4
図(1)) K、plO−■C線にお“ける断面を第4
′図((+)に示す。第4図(a) 、 (b) 、
(C)において、第2図(a) 、 (b)と同一符号
は同等部分をあられしている。また回路図iL第3図(
a) 、 (1))に示されるものと同一でおる。本実
施例でFipミルチャネルMO8FETf1+及び(2
)の電流方向とnチャネル駆動MO8FIT+31及び
(4)の電流方向が直交するという点で触記実施例(第
2図(a)(1と異々る。すなわち、第1層ポリシリコ
ン(52)を共通電極とするCMOSインバータにおい
て、nチャネル駆動M OS F ET(31のドレイ
ン及びソースはそれぞれn+拡散/il (60)及び
(61)であるので、nチャネル駆動M OS F’
E TIB+のチャネル長方向はX方向(第4図中に示
される。)となるのに対して、pチャネル負荷M OS
F IICT(liのドレイン及びソースは各々p影
領域(54)及び(55)であるのでpチャネル負荷M
O8F’BT+1+のチャイル長方向はy方向(第4図
中に示される。)となり、互いに直交関係Klる。第1
層ポリシリコン(51)を共通電極とするCMOSイン
バータにおいても同様である。
上記構成によりメモリセルをレイアウトすれば、素子の
微細化の進展に伴ないnチャネル駆動MO87ITのチ
ャネル長がサブミクロンレベルまで縮少されたとしても
、マスク合わせ精度に依存することなくpチャネル負荷
MO8FFiTを再現性よく形成することが可能となる
。従って本実施例によれば、より一層0M0Sメモリセ
ルの集積度を向上させることができる。なお、前記実施
例と同様に、コンタクト(66)及び(6日)が非オー
ミツク接触となり第3図(b)に示されるような寄生ト
ランジスタが形成される場合には、pチャネル負荷MO
8FITのしきい値電圧VTflFをダイオードの順方
向電圧Vφより大きく設定しておけばよい0 前記本発明によるCMOSメモリセルをRANK適用す
る場合、周辺回路のデバイス構造との組合せに多様性が
あり、以下4つの組合せ実施例を挙げる。
微細化の進展に伴ないnチャネル駆動MO87ITのチ
ャネル長がサブミクロンレベルまで縮少されたとしても
、マスク合わせ精度に依存することなくpチャネル負荷
MO8FFiTを再現性よく形成することが可能となる
。従って本実施例によれば、より一層0M0Sメモリセ
ルの集積度を向上させることができる。なお、前記実施
例と同様に、コンタクト(66)及び(6日)が非オー
ミツク接触となり第3図(b)に示されるような寄生ト
ランジスタが形成される場合には、pチャネル負荷MO
8FITのしきい値電圧VTflFをダイオードの順方
向電圧Vφより大きく設定しておけばよい0 前記本発明によるCMOSメモリセルをRANK適用す
る場合、周辺回路のデバイス構造との組合せに多様性が
あり、以下4つの組合せ実施例を挙げる。
■その一つとして、メモリアレイ部にはJMO8インバ
ータを有する本発明のメモリセルを用い、周辺部には第
1図(0)に示された従来の0MO8のウェル構造によ
り形成されるMOSFETを用いる組合せがある。これ
は5MO8構造に比しMOEIIFm!i’r特性の制
御しやすい従来の0MO8構造で周辺回路設計を行ない
、かつ、集積度は要求されるがpチャネル負荷の特性に
マージンを見込めるメモリアレイ部には、rMO1lI
インバータを有する本発明による高集積度のメモリセル
を適用することになるので、従来の延長の設計プロセス
でもって、大きく集積度の改善されたメモリーを実現す
ることができる。
ータを有する本発明のメモリセルを用い、周辺部には第
1図(0)に示された従来の0MO8のウェル構造によ
り形成されるMOSFETを用いる組合せがある。これ
は5MO8構造に比しMOEIIFm!i’r特性の制
御しやすい従来の0MO8構造で周辺回路設計を行ない
、かつ、集積度は要求されるがpチャネル負荷の特性に
マージンを見込めるメモリアレイ部には、rMO1lI
インバータを有する本発明による高集積度のメモリセル
を適用することになるので、従来の延長の設計プロセス
でもって、大きく集積度の改善されたメモリーを実現す
ることができる。
■他の組合せ実施例として、メモリアレイ部には5MO
8インバータを有する本発明のメモリセルを用い、周辺
部には第5図に示されるような、pチャネルMO81F
BTを分離絶縁膜の上にっくりつける構造を用いる組合
せも有効である。すなわち、第5図において、(110
)はp形81基板であり、その上に形成された分離絶縁
膜(111)、 (112) tlcよって取り囲まれ
た領域にMOSFETをつくりつける。第1層ポリ81
(118)、 n+拡散層(113)、 (114)及
び絶縁膜(120)はそれぞれnチャネルMO8PET
のゲート、ソース(又はドレイン)、ドレイン(又はソ
ース)及びゲート絶縁膜を構成し、第1層ポリ81(1
19)。
8インバータを有する本発明のメモリセルを用い、周辺
部には第5図に示されるような、pチャネルMO81F
BTを分離絶縁膜の上にっくりつける構造を用いる組合
せも有効である。すなわち、第5図において、(110
)はp形81基板であり、その上に形成された分離絶縁
膜(111)、 (112) tlcよって取り囲まれ
た領域にMOSFETをつくりつける。第1層ポリ81
(118)、 n+拡散層(113)、 (114)及
び絶縁膜(120)はそれぞれnチャネルMO8PET
のゲート、ソース(又はドレイン)、ドレイン(又はソ
ース)及びゲート絶縁膜を構成し、第1層ポリ81(1
19)。
p4拡散領域(115)、(116)、 n影領域(1
1))及び絶縁膜(11)iそれぞれpf’rネルMO
8FKTOゲート、ソース(又はドレイン)、ドレイン
C又はソース)、基板及びゲート絶縁膜を構成し、(二
j2)、 (123)、 (124)、 (125)は
ムl電極、(126)は層間絶縁膜を形成している。J
MOE+構造に比し、MO8FK’rの特性の制御しや
すい上記構成を用いた周辺回路部と、TMOSインバー
タを用いた本発明による高集積度のメモリセルを有する
メモリアレイ部を組み合わせることによって、従来のC
MOSメモリに比べて集積度が向上するばかりでなく、
従来のCMOSデバイスにみられるウェル構造が存在し
ないので、ラッチアップ現象が全く生じないCMOSメ
モリーを実現することができる。
1))及び絶縁膜(11)iそれぞれpf’rネルMO
8FKTOゲート、ソース(又はドレイン)、ドレイン
C又はソース)、基板及びゲート絶縁膜を構成し、(二
j2)、 (123)、 (124)、 (125)は
ムl電極、(126)は層間絶縁膜を形成している。J
MOE+構造に比し、MO8FK’rの特性の制御しや
すい上記構成を用いた周辺回路部と、TMOSインバー
タを用いた本発明による高集積度のメモリセルを有する
メモリアレイ部を組み合わせることによって、従来のC
MOSメモリに比べて集積度が向上するばかりでなく、
従来のCMOSデバイスにみられるウェル構造が存在し
ないので、ラッチアップ現象が全く生じないCMOSメ
モリーを実現することができる。
0さらに他の組合せ実施例としてメモリアレイ部には、
第6図(a)に示されるような、分離絶縁膜の上にJM
O8インバータ構造をつくりつけた構成の本発明のメモ
リセルを用い、(但し第6図(、)にはメモリセルのイ
ンバータ部分のみ示される。)周辺には、第6図(b)
に示されるような、分離絶縁膜の上にpチャネルM08
7KT、及びnチャネルMO8FITをつくりつける構
造を用いる組合せも、さらに有効である。すなわち、第
6図(&)において、(130)は81基板であり、そ
の上に形成された分離絶縁膜(131)、 (132)
によって取り囲まれた領域KCMOSインバータをつく
りつけて、メモリセルを構成する。第1層ポリ5i(1
36)、n4拡散層(133)。
第6図(a)に示されるような、分離絶縁膜の上にJM
O8インバータ構造をつくりつけた構成の本発明のメモ
リセルを用い、(但し第6図(、)にはメモリセルのイ
ンバータ部分のみ示される。)周辺には、第6図(b)
に示されるような、分離絶縁膜の上にpチャネルM08
7KT、及びnチャネルMO8FITをつくりつける構
造を用いる組合せも、さらに有効である。すなわち、第
6図(&)において、(130)は81基板であり、そ
の上に形成された分離絶縁膜(131)、 (132)
によって取り囲まれた領域KCMOSインバータをつく
りつけて、メモリセルを構成する。第1層ポリ5i(1
36)、n4拡散層(133)。
(134) p領域(135)及び絶縁膜(137)は
それぞれnチャネル駆動MOSFICTのゲート、ドレ
イン、ソース、基板及びゲート絶縁膜を形成し、また第
1層ポリ81(136)は、pチャネル負荷MO87B
Tのゲート電極としても使用され、p影領域(139)
、 (14o)、n影領域(141)及び絶縁膜(13
8) Fi前記pチャネル負荷MO8FETのドレイン
、ソース、基板、及びゲート絶縁膜を形成し、p影領域
(139)とn+拡散層(133)は直接コンタク)K
よって連結されインバータが構成される。該インバータ
を用いて、第2図(、)第4図(a)に示された本発明
によるレイアウトによってメモリセルを構成し、メモリ
アレイ部を形成する。一方、周辺回路に用いる構造を示
す@6図(b)において、(130)は81基板であり
、その上に形成された分離絶縁膜(x3x)、 (13
2) ItCよって囲まれた領域に、MOSFETをつ
くりっける。
それぞれnチャネル駆動MOSFICTのゲート、ドレ
イン、ソース、基板及びゲート絶縁膜を形成し、また第
1層ポリ81(136)は、pチャネル負荷MO87B
Tのゲート電極としても使用され、p影領域(139)
、 (14o)、n影領域(141)及び絶縁膜(13
8) Fi前記pチャネル負荷MO8FETのドレイン
、ソース、基板、及びゲート絶縁膜を形成し、p影領域
(139)とn+拡散層(133)は直接コンタク)K
よって連結されインバータが構成される。該インバータ
を用いて、第2図(、)第4図(a)に示された本発明
によるレイアウトによってメモリセルを構成し、メモリ
アレイ部を形成する。一方、周辺回路に用いる構造を示
す@6図(b)において、(130)は81基板であり
、その上に形成された分離絶縁膜(x3x)、 (13
2) ItCよって囲まれた領域に、MOSFETをつ
くりっける。
第1層ポリ81(153)、 n影領域(150)、
(151) p影領域(152)及び絶縁膜(154)
はそれぞれnチャネルMO8F’KTのゲート、ドレイ
ン(又はソース)、ソース(又はドレイン)、基板、及
びゲート絶縁膜を構成し、第1層ポリSi(:L59)
、p影領域(155)。
(151) p影領域(152)及び絶縁膜(154)
はそれぞれnチャネルMO8F’KTのゲート、ドレイ
ン(又はソース)、ソース(又はドレイン)、基板、及
びゲート絶縁膜を構成し、第1層ポリSi(:L59)
、p影領域(155)。
(156) n影領域(157)及び絶縁膜(15B)
はそれぞれpチャネルMO8FETのゲート、ドレイン
(又はソース)、ソース(又はドレイン)、基板及びゲ
ート絶縁膜を構成し、(160)、 (161)、 (
162)、 (163)はA4電極、(164)は層間
絶縁膜であり、上記構成を有するMO81KTによって
周辺回路部を構成する。以上のような、分離絶縁膜の上
に1,7MO8インバータで構成される本発明の高集積
度のメモリセルをつくりつけた構成のメモリアレイ部と
1.7MO8構造に比しMO8?]UTの特性の制御し
やすべ同じく分離絶縁膜の上にpチャネル及びnチャネ
ルMO8FETを形成する構造によって構成される周辺
回路部とを組み合わせることによって従来17X!MO
Sメモリに比し集積度が向上し、ラッチアップ現象を全
く生じさせないばかりでなく、寄生容量の低減化に伴な
う高速動作を実現することができる。
はそれぞれpチャネルMO8FETのゲート、ドレイン
(又はソース)、ソース(又はドレイン)、基板及びゲ
ート絶縁膜を構成し、(160)、 (161)、 (
162)、 (163)はA4電極、(164)は層間
絶縁膜であり、上記構成を有するMO81KTによって
周辺回路部を構成する。以上のような、分離絶縁膜の上
に1,7MO8インバータで構成される本発明の高集積
度のメモリセルをつくりつけた構成のメモリアレイ部と
1.7MO8構造に比しMO8?]UTの特性の制御し
やすべ同じく分離絶縁膜の上にpチャネル及びnチャネ
ルMO8FETを形成する構造によって構成される周辺
回路部とを組み合わせることによって従来17X!MO
Sメモリに比し集積度が向上し、ラッチアップ現象を全
く生じさせないばかりでなく、寄生容量の低減化に伴な
う高速動作を実現することができる。
■また、この類似例としてサファイア基板上での、メモ
リアレイ部と周辺回路部との同様の組合せが可能である
。第1図(a)はサファイア基板上に本発明のレイアウ
トによるメモリセルを構成する時の断面図であり、メモ
リセルのインバータ部のみ示されている。第1図(13
)は従来からよく知られているS OS (5ilic
on On 8aphire)構造であり、周辺回路部
は、このサファイア基板上に形成されたMOSFETで
構成する。同図(、) (b)において、(170)は
サファイア基板であり第6図(a) (1))と同一番
号は、同一物を表わしている。上記のように、サファイ
ア基板上にJMOSインバータで構成されるメモリセル
を有するメモリ7レイ部と、同じくサファイア基板上K
MO87KTft形成する構造によって構成された周辺
回路とを組合わせることによって、第6図に示した前記
組合せ実施例■と同等の効果を得ることができる。
リアレイ部と周辺回路部との同様の組合せが可能である
。第1図(a)はサファイア基板上に本発明のレイアウ
トによるメモリセルを構成する時の断面図であり、メモ
リセルのインバータ部のみ示されている。第1図(13
)は従来からよく知られているS OS (5ilic
on On 8aphire)構造であり、周辺回路部
は、このサファイア基板上に形成されたMOSFETで
構成する。同図(、) (b)において、(170)は
サファイア基板であり第6図(a) (1))と同一番
号は、同一物を表わしている。上記のように、サファイ
ア基板上にJMOSインバータで構成されるメモリセル
を有するメモリ7レイ部と、同じくサファイア基板上K
MO87KTft形成する構造によって構成された周辺
回路とを組合わせることによって、第6図に示した前記
組合せ実施例■と同等の効果を得ることができる。
なお、上記実施例では、メモリセル部KJMO8構造管
適用することを述べたが必要に応じて周辺回路部に用い
てもよいことは言うまでもない。またメモリセルの回路
構成としてaTr方式を示したが、どのような回路構成
のCMOSメモリセルでもJMO8構造を採用してよい
。
適用することを述べたが必要に応じて周辺回路部に用い
てもよいことは言うまでもない。またメモリセルの回路
構成としてaTr方式を示したが、どのような回路構成
のCMOSメモリセルでもJMO8構造を採用してよい
。
JMO8構造のメモリセルにおいてインバータの負荷デ
バイスのオン抵抗が大きく、α粒子入射によるソフトエ
ラーが問題となる場合にはメモリセルアレイをウェル(
JMOSインバータの下部FITがnチャネルの時はp
ウェル、逆の時tinウェル)の玉表面上につくりつけ
てもよい。
バイスのオン抵抗が大きく、α粒子入射によるソフトエ
ラーが問題となる場合にはメモリセルアレイをウェル(
JMOSインバータの下部FITがnチャネルの時はp
ウェル、逆の時tinウェル)の玉表面上につくりつけ
てもよい。
さらに上記各実施例の、7MO8構造では、pチャネル
MO8FETがnチャネルMO8FETの上に重なるよ
うにレイアウトされたが全く上下逆圧レイアウトされて
も同様の効果を奏することは言うまでもない。その場合
には、電圧の極性、基板の伝導形等が逆になり、第5図
で説明した組合せ実施例■についていえば周辺回路部に
おいて、nチャネルMO8FETが分離艶縁膜上に形成
されることになる。また、上記各実施例の、rMO8構
造では、負荷デバイスが駆動デバイスの上に重なるよう
にレイアウトされたが、上下全く逆にレイアウトしても
同様の効果を奏するのは自明である。
MO8FETがnチャネルMO8FETの上に重なるよ
うにレイアウトされたが全く上下逆圧レイアウトされて
も同様の効果を奏することは言うまでもない。その場合
には、電圧の極性、基板の伝導形等が逆になり、第5図
で説明した組合せ実施例■についていえば周辺回路部に
おいて、nチャネルMO8FETが分離艶縁膜上に形成
されることになる。また、上記各実施例の、rMO8構
造では、負荷デバイスが駆動デバイスの上に重なるよう
にレイアウトされたが、上下全く逆にレイアウトしても
同様の効果を奏するのは自明である。
以上のよう忙この発明によれば、JMOSインバータを
メモリセル4のレイアウトに適用したので、CMOSメ
モリの集積度が大巾に向上し、また、該メモリセルを有
するメモリアレイ部と、分離絶縁膜上にMOSFETを
形成する構成を有する周辺回路部とを組合せてCMOS
メモリを構成したので、集積度が向上するばかりでなく
、ラッチアップ現象による素子の破壊を皆無にでき、さ
らに寄生容量の低減により高速化を達成できる効果があ
る。
メモリセル4のレイアウトに適用したので、CMOSメ
モリの集積度が大巾に向上し、また、該メモリセルを有
するメモリアレイ部と、分離絶縁膜上にMOSFETを
形成する構成を有する周辺回路部とを組合せてCMOS
メモリを構成したので、集積度が向上するばかりでなく
、ラッチアップ現象による素子の破壊を皆無にでき、さ
らに寄生容量の低減により高速化を達成できる効果があ
る。
第1図(a)は従来のメモリセルの回路図、W、1図(
1))はそのレイアウト図、第1図(0)および(d)
はそれぞれ第1図(b)oHc−Ha線および1D−I
DIでの断面図、第2図(a)はこの発明の第1の実施
例のメモリセルのレイアウト図、第2図(’b)は第2
図(a)の[IB−IB線での断面図、第3図(a)
I (b)はこの発明の2つの実施例のメモリセルの回
路図、第4図(a)社この発明の第2の実施例のメモリ
セルのレイアウト図、第4図(b)および(C)はそれ
ぞれ第4図(a)の[+−IVB線およびHa−4c線
での断面図、第5図はこの発明の一実施例における周辺
回路の断面図、第6図(a)はこの発明の第3の実施例
のメモリセルの断面図、第6図(b)はこの第3の実施
例の周辺回路部の断面図、第1図(a)はこの発明の第
4の実施例のメモリセルの断面図、第7図(b) Fi
この第4の実施例の周辺回路部の断面図である。 図にオイテ、t1+ 、 +21は第117) MOS
FET、 +31 、 +41は第2のMOS F
ET、 flolは第1のインバータ、(II)Ifi
第2のインバータ、(52)、 (136)は共通ゲー
ト電極、(54)、 (139) ij第1のMO8F
’ETのドレイン(また祉ソース)、(55)、 (1
40)は第1のMO8F]1fiTのソース(またはド
レイン″)S(60)、 (133)は第2のMOSF
ETのドレイン(またはソース)、(61)、 (13
4)は第2のMOSFETのソース(ま、たはドレイン
)、(76)、 (no)、 (130)、[なお、図
中同一符号は同一または和尚部分を示す。 第1I2′I <O) 第1図 <b) 第1図 (C) (d) 第2図 CQ) 第3図 ((2) 第4図(Q) 第6図 (aン (4) 第7図 CQ) (bン
1))はそのレイアウト図、第1図(0)および(d)
はそれぞれ第1図(b)oHc−Ha線および1D−I
DIでの断面図、第2図(a)はこの発明の第1の実施
例のメモリセルのレイアウト図、第2図(’b)は第2
図(a)の[IB−IB線での断面図、第3図(a)
I (b)はこの発明の2つの実施例のメモリセルの回
路図、第4図(a)社この発明の第2の実施例のメモリ
セルのレイアウト図、第4図(b)および(C)はそれ
ぞれ第4図(a)の[+−IVB線およびHa−4c線
での断面図、第5図はこの発明の一実施例における周辺
回路の断面図、第6図(a)はこの発明の第3の実施例
のメモリセルの断面図、第6図(b)はこの第3の実施
例の周辺回路部の断面図、第1図(a)はこの発明の第
4の実施例のメモリセルの断面図、第7図(b) Fi
この第4の実施例の周辺回路部の断面図である。 図にオイテ、t1+ 、 +21は第117) MOS
FET、 +31 、 +41は第2のMOS F
ET、 flolは第1のインバータ、(II)Ifi
第2のインバータ、(52)、 (136)は共通ゲー
ト電極、(54)、 (139) ij第1のMO8F
’ETのドレイン(また祉ソース)、(55)、 (1
40)は第1のMO8F]1fiTのソース(またはド
レイン″)S(60)、 (133)は第2のMOSF
ETのドレイン(またはソース)、(61)、 (13
4)は第2のMOSFETのソース(ま、たはドレイン
)、(76)、 (no)、 (130)、[なお、図
中同一符号は同一または和尚部分を示す。 第1I2′I <O) 第1図 <b) 第1図 (C) (d) 第2図 CQ) 第3図 ((2) 第4図(Q) 第6図 (aン (4) 第7図 CQ) (bン
Claims (1)
- 【特許請求の範囲】 (1)相互に相補的であり、かつ直列に接続された第1
及び第2の電界効果トランジスタ(以後MO8FKTと
呼ぶ)を有するインバータを含むメモリセルを備えたも
のにおいて、上!e第1のMO87InTは、上記第2
のMOSFETの上に重ねられ、上記両MO8?KTは
ゲート電極を共有する構成でパターン配置されたことを
特徴とする半導体記憶装置。 (2) 第2のMO8FE、T’i絶縁体上に設けた
ことを特徴とする特許請求の範囲第1項記載の半導体記
憶装置。 (3)第2のMOSFETを半導体基板の主表面頌域に
設けたことを特徴とする特許請求の範囲第1項記載の半
導体記憶装置。 (4)絶縁体を半導体基体の主表面上に形成した絶縁膜
で構成したこと′t−特徴とする特許請求の範囲第2項
記載の半導体記憶装置。 (6) 絶縁体をサファイア基板で構成したことを特
徴とする特許請求の範囲第2項記載の半導体記憶装置。 (6)第1のMO87ITijインバータの負荷素子と
して、第2のMO8FKTFi上記インバータの駆動素
子としての機能を有することを特徴とする特許請求の範
囲第1項ないし第5項のいずれかに記載の半導体記憶装
置。 (7)負荷素子としての第1のMOSFETのチャネル
方向と駆動素子としての第2のMO8F11iTのチャ
ネル方向とが直交するようにインバータをレイアウトし
たことを特徴とする特許請求の範囲第6項記載の半導体
記憶装置。 (8) 相互に相補的であり、かつ直列に接続された
第1及び第2のMOSFETを有する第1及び第2のイ
ンバータをクロスカップルさせて構成したメモリセルを
備えたものにおいて上記第1のMOBIPF2Tは、上
記第2のMOSFETの上に重ねられ、上記両MO8F
ETはゲート電極を共有する構成でパターン配置された
ことを特徴とする半導体記憶装置。 (9)第2のMO6F B T f、絶縁体上に設けた
ことを特徴とする特許請求の範囲第8項記載の半導体記
憶装置。 (lω 第2のMOSFETを半導体基板の主表面領域
に設けたことを特徴とする特許請求の範囲第8項記載の
半導体記憶装置。 (II) 絶縁体を半導体基体の主表面上に形成した
絶縁膜で構成したことを特徴とする特許請求の範囲第9
項記載の半導体記憶装置。 0乞 絶縁体をサフイア基板で構成したことを特徴とす
る特許請求の範囲第9項記革の半導体記憶装置。 Ql 第1のMOSFETはインバータの負荷素子と
して、第2のMO8’FE’TFi上記インバータの駆
動素子としての機能を有することを特徴とする特許請求
の範囲第8項ないし第12項のいずれかに記載の半導体
記憶装置。 H負荷素子としての第1のMOSFETのチャネル方向
と駆動素子としてのWJ2のMo5i+fTのチャネル
方向とが直交するようにインバータをレイアウトしたこ
とを特徴とする特許請求の範囲第13項記載の半導体記
憶装置。 (l均 相互に相補的であり、かつダイオードを介し
て直列に接続された第1及び第2のMOEIPFiTを
有し、上記第2のMO5FII:Tのドレインを出力端
子とする第1及び第2のインバータをクロスカップルさ
せて構成したメモリセルを備えたものにおいて、上記ダ
イオードは電源側圧接続された上記第1のMOSFET
から接地lit K接続された上記第2のMOSFET
に向う電流方向を順方向とし、上記第1のMO8FF1
iTti上記@2(7)MO8F’EiT(7)上に重
ねられ、上記両MOEIFETFiゲート電極を共有す
る構成でパターン配置されたことを特徴とする半導体記
憶装置。 001M20MO8FETを絶縁体上に設けたことを特
徴とする特許請求の範囲第16項記載の半導体記憶装置
。 (1カ 第2のMO8F’ETを半導体基板の主表面領
域に設けたことを特徴とする特許請求の範囲第15項記
載の半導体記憶装置。 (I橢 絶縁体を半導体基体の主表面上に形成した絶
縁膜で構成したことを特徴とする特許請求の範li!第
16項記載の半導体記憶装置。 (1m 絶縁体をサファイア基板で構成したことを特
徴とする特許請求の範囲第16項記載の半導体記憶装置
。 −第1のMO8FFiTはインバータの負荷素子として
、第2のMOEIFBTij上記インバータの駆動素子
としての機能を有することを特徴とする特許請求の範囲
第15項ないし第19項のいずれかに記載の半導体記憶
装置。 @υ 負荷素子としての第1のMOSFETのチャネル
方向とn駆動素子としての第2のMO8F’ETのチャ
ネル方向とが直交するようにインバータをレイアウトし
たことを特徴とする特許請求の範囲第20項記載の半導
体記憶装置。 (財) 第1のMOSFETのしきい
値電圧の絶対値を、ダイオードの順方向電圧よりも大自
く設定したことを特徴とする特許請求の範囲第□15項
ないし@ 21項のいずれかに記載の半導体記憶装置。 内 相互に相補的であり、かつ直列に接続された第1及
び第2のMOSFETを有するインノ(−タをネ牟井キ
キウ挾ヰ会本、上記第1のMOSFETは上記第2のM
OEIFETの上に重ねられ、上記両MO8FETのゲ
ート電極を共有する構成で)くターン配置されたメモリ
セルをプレイ配置したメモリセルアレイ部と、第1チヤ
ネル形及び第2チャネル形MO8FETにより構成され
た周辺回路部とを備えたことを特徴とする半導体記憶装
置。 (財)第2のMOEIFETを絶縁体上に設けたことを
特徴とする特許請求の範囲3323項記載の半導体記憶
装置0 (2(へ)第2のMOSFETを半導体基板の主表面領
域に設けたことを特徴とする特許請求の範囲第23項記
載の半導体記憶装置。 (イ)絶縁体を半導体基体の主表面上に形成した絶縁膜
で構成したことを411FgKとする特許請求の範囲第
24項艷載の半導体記憶装置0 囲 絶縁体をサファイア基板で構成したことを特徴とす
る特許請求の範囲第24項記載の半導体記憶装置。 (社)第2のMO13FETが第1伝導形を有する半導
体基板に設けられた第2伝導形のウェルの主表面上に形
成されたことを特徴とする特許請求の範囲第23項記載
の半導体記憶装置。 翰 第1のMO8IFETはインバータの負荷素子とし
て、第2のMOSFETは上記インバータの駆動素子と
しての機能を有することを特徴とする特許請求の範囲@
23項ないし第28項のいずれかに記載の半導体記憶
装置。 (3o)負荷素子としての第1のMOSFETのチャネ
ル方向と駆“動素子としての第2のMOSFETのチャ
ネル方向とが直交するようにインバータをレイアウトし
たことを特徴とする特許請求の範囲第29項記載の半導
体記憶装置。 [F]l)周辺回路部を構成する第2チャネル形MO8
FETは第1伝導形を有する半導体基板の主表面上に、
第1チャネル形MO8FKTFi上記半導体基板に設け
られた第2伝導形のウェルの主表面上に形成されたこと
を特徴とする特許請求の範囲!23項ないし1/g30
項のいずれかに記載の半導体記憶装置。 02 周辺回路部を構成する第2チャネル形MO13F
は第1伝導形を有する半導体基板の主表面上に1第1チ
ャネル形MO8FETは上記半導体基板上の絶縁体の上
に形成されたことを特徴とする特許請求の範囲第23項
ないし第30項のいずれかに記載の半導体記憶装置。 (33)周辺回路部を構成する第1チヤネル形および第
2チャネル形MO8FETFi半導体基板上の絶縁物の
上に形成されたことを特徴とする特許請求の範囲第23
項ないし第30項のいずれかに記載の半導体記憶装置。 (財) メモリアレイ部および周辺回路部は絶縁物の上
に形成されたことを特徴とする特許請求の範囲第23項
記載の半導体記憶装置。 (至)絶縁物がサファイアであることを特徴とする特許
請求の範囲第34項記載の半導体記憶装置。 ■ 相互に相補的であり、かつ直列に接続された第1及
び第2のMOSFETを有する第1および第2のインバ
ータをクロスカップルして構成されるとともに、上記第
1のMO8F”K丁は上記第2のMOEIFETの上に
重ねられ、上記両MOEIFIC’rはゲート電極を共
有する構成でパターン配置されたメモリセルをプレイ配
置したメモリセルアレイ部と、第1チヤネル形及び第2
チャネル形MO8FETにより構成された周辺回路部と
を備えたことを特徴とする半導体記憶装置。 (37)第2のMO8IFKT1r絶縁体上に設けたこ
とを特徴とする特許請求の範囲第36項記載の半導体記
憶装置。 (ハ)第2のMO8FIliTを半導体基板の主表面領
域に設けたことを特徴とする特許請求の範囲第36項記
載の半導体記憶装置。 (至)絶縁体を半導体基体の主表面上に形成した絶縁膜
で構成したことを特徴とする特許請求の範囲第31項記
載の半導体記憶装置。 鴎 絶縁体をサファイア基板で構成したことを特徴とす
る特許請求の範囲#I3γ項記載の半導体記憶装置。 (41)第2のMO87E’rが第1伝導形を有する半
導体基板に設けられた第2伝導形のウェルの主表面上に
形成されたことを特徴とする特許請求の範囲第36項記
載の半導体記憶装置。 (42) 第1のMO87ICTはインバータの負荷
素子として、第2のMO87ETFi上記インバータの
駆動素子としての機能を有することを特徴とする特許請
求の範囲第36項ないし第41項のいずれかに記載の半
導体記憶装置。 (43) 負荷素子としての第1のMO8F)eTの
チャネル方向と駆動素子としての第2のMO8F]lC
Tのチャネル方向とが直交するようにインバータをレイ
アウトしたことを特徴とする特許請求の範囲第42項記
載の半導体記憶装置。 (44) 周辺回路部を構成する第2チャネル形MO
8F’BTは第1伝導形を有する半導体基板の主表面上
に、第1チャネル形M081FKTは上記半導体基板に
設けられた第2伝導形のウェルの主表面上に形成された
ことを特徴とする特許請求の範囲#!36項ないし第4
3項のいずれかに記載の半導体記憶装置。 (45) 周辺回路部を構成する第2チャネル形MO
81FKTは第1伝導形を有する半導体基板の主表面上
に、第1チャネル形MO8FETは上記半導体基板上の
絶縁体の上に形成されたことを特徴とする特許請求の範
囲第36項ないし第43項のいずれかに記載の半導体記
憶装置。 (46) Ji1辺回路部を構成する第1チヤネル形
および第2チャネル形MO8FIICTは半導体基板上
の絶縁物の上に形成されたことを特徴とする特許請求の
範囲第36項ないし第43項のいずれかに記載の半導体
記憶装置。 (47) メモリアレイ部および周辺回路部は絶縁物
の上に形成されたことを特徴とする特許請求の範囲第3
6項記載の半導体記憶装置。 (48) 絶縁物がサファイアであることを特徴とす
る特許請求の範囲第47項記載の半導体記憶装置。 (49) 相互に相補的であり、かつダイオードを介
して、直列に接続された第1及び第2のMOSFETを
有し、上記第2のMOSFETのドレインを出力端子と
する第1及び第2のインバータをりL′Jvツプルさせ
て構成するとともに 壬、上記ダイオードは電源側に接続された上記第1のM
O8F′BTから接地側に接続された上記第2のMOS
FETに向う電流方向を順方向とし、上記第1のMOS
FETは上記第2のMOEIFETの上に重ねられ、上
記両MO8FETij:ゲート電極を共有する構成でパ
ターン配置されたメモリセルをプレイ配置したメモリセ
ルアレイ部と第1チヤネル形及び第2チヤネル形MO8
FI!:Tにより構成された周辺回路部とを備えたこと
を特徴とする半導体記憶装置。 (50)第2のMOEIFETを絶縁体上に設けたこと
を特徴とする特許請求の範囲#!49項記載の半導体記
憶装置。 (51)第2のMOSFETを半導体基板の主表面領域
に設けたことを特徴とする特許請求の範囲第49項記載
の半導体記憶装置。 (52)絶縁体を半導体基体の主表面上に形成した絶縁
膜で構成したことを特徴とする特許請求の範囲第50項
記載の半導体記憶装置。 (聞) 絶縁体をサファイア基板で構成したことを特
徴とする特許請求の範囲第50項記載の半導体記憶装置
。 (54) 第2のMOSFETが第1伝導形を有する
半導体基板に設けられた第2伝導形のウェルの主表面上
に形成されたことを特徴とする特許請求の範囲第49項
記載の半導体記憶装置。 (55) 第1のMOSFETはインバータの負荷素
子として、第2のMOEIFETは上記インバータの駆
動素子としての機能を有することを特徴とする特許請求
の範囲第49項ないし第54項のいずれかに記載の半導
体記憶装置。 (56) 負荷素子としての第1のMOSFETのチ
ャネル方向と駆動素子としての第2のMOSFETのチ
ャネル方向とが直交するようにインバータをレイアウト
したことを特徴とする特許請求の範囲第56項記載の半
導体記憶装置。 (5ツ) 第1のMOEI
FIICTのし色い値電圧の絶対値を、ダイオードの順
方向電圧よりも大匙〈設定したことを特徴とする特許請
求の範囲第49項ないし第56項のいずれかに記載の半
導体記憶装置。 (5日) 周辺回路部を構成する第2チャネル形MO
8FETは第1伝導形を有する半導体基板の主表面上に
、第1チャネル形MO87ITは上記半導体基板に設け
られた第2伝導形のウェルの主表面上に形成されたこと
を特徴とする特許請求の範囲第49項ないし第57項の
いずれかに記載の半導体記憶装置。 (59)周辺回路部を構成する第2チャネル形MO8F
ETは第1伝導形を有する半導体基板の主表面上に、第
1チャネル形MO8FETは上記半導体基板上の絶縁体
の上に形成されたことを特徴とする特許請求の範囲第4
9項ないし第57項のいずれかに記載の半導体記憶装置
。 (60)周辺回路部を構成する第1チヤネル形および第
2チャネル形MO8FFiTFi半導体基板上の絶縁物
の上に形成されたことを特徴とする特許請求の範囲第4
9項ないし第57項のいずれかに記載の半導体記憶装置
。 (61) メモリプレイ部および周辺回路部は絶縁物
の上に形成されたことを特徴とする特許請求の範囲第4
9項記載の半導体記憶装置。 (62) 絶縁物がサファイアであることを特徴とす
る特許請求の範囲第61項記載の半導体記憶装置l。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56193502A JPS5892253A (ja) | 1981-11-28 | 1981-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56193502A JPS5892253A (ja) | 1981-11-28 | 1981-11-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5892253A true JPS5892253A (ja) | 1983-06-01 |
Family
ID=16309110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56193502A Pending JPS5892253A (ja) | 1981-11-28 | 1981-11-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5892253A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60165878A (ja) * | 1984-02-09 | 1985-08-29 | Matsushita Electronics Corp | 固体撮像素子 |
JPS61131558A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | 半導体装置 |
JPH01183145A (ja) * | 1988-01-18 | 1989-07-20 | Fujitsu Ltd | Soi半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53105389A (en) * | 1977-02-25 | 1978-09-13 | Oki Electric Ind Co Ltd | Manufacture for insulating gate type semiconductor integrated circuit |
JPS56125868A (en) * | 1980-03-07 | 1981-10-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin-film semiconductor device |
-
1981
- 1981-11-28 JP JP56193502A patent/JPS5892253A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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