JPH03148169A - Semiconductor integrated circuit device - Google Patents
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a static memory cell configured with MIS transistors.
［！明の概要Ｊ
本発明は半導体集積回路装置において、単結晶シリコン
基板表面に駆動用ＭＩＳトランジスタを形成し、単結晶
シリコン基板表面上に絶縁膜を介して負荷用ＭＩＳトラ
ンジスタ及び伝送用ＭＩＳトランジスタを形成したスタ
ティック型メモリセルにより、チップサイズの低減を計
ったものである。[! Summary of the Invention J The present invention relates to a semiconductor integrated circuit device in which a driving MIS transistor is formed on the surface of a single crystal silicon substrate, and a load MIS transistor and a transmission MIS transistor are formed on the surface of the single crystal silicon substrate via an insulating film. The chip size was reduced by using static memory cells.
［従来の技術］
従来技術によるＣＭＩＳスタティック型メモ型上モリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。[Prior Art] A plan view and a cross-sectional view of a conventional CMIS static memo type upper Molycell embodiment are shown in FIGS. 4 and 5.
第６図は第４図に示したＣＭＩＳスタティック型メモ型
上モリセル図である。FIG. 6 is a Mori cell diagram of the CMIS static type memo type shown in FIG. 4.
２００は、Ｐ−型単結晶シリコン基板である。200 is a P-type single crystal silicon substrate.
２０１・２０２・２０３・２０４・２０５・２０６は、
Ｐ−型単結晶シリコン基板２００の一 ３−
表面に形成されたＮ＋型領領域ある。２０７・２０８は
、Ｐ−型単結晶シリコン基板２００の一表面に絶縁膜を
介して形成された１層目のＮ１型多結晶シリコン薄膜層
である。２０９・２１０は、１層目のＮ＋型型詰結晶シ
リコン薄膜層２０７２０８上に絶縁膜を介して形成され
た２層目のＮ＋型型詰結晶シリコン薄膜層ある。201, 202, 203, 204, 205, 206 are
There is an N+ type region formed on one surface of the P- type single crystal silicon substrate 200. 207 and 208 are first N1 type polycrystalline silicon thin film layers formed on one surface of the P-type single crystal silicon substrate 200 with an insulating film interposed therebetween. Reference numerals 209 and 210 indicate a second N+ type packed crystal silicon thin film layer formed on the first N+ type packed crystal silicon thin film layer 207208 with an insulating film interposed therebetween.
２１３・２１６・２１７及び２１４・２１５は、２層目
のＮ１型多結晶シリコンｉ膜層２０９・２１０上に絶縁
膜を介して形成された３Ｎ目のＰ＋型及びＮ−型番結晶
シリコンＷｉ膜層である。213, 216, 217 and 214, 215 are 3N-th P+ type and N- type crystalline silicon Wi film layers formed on the second N1 type polycrystalline silicon I film layers 209 and 210 via an insulating film. It is.
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ＋型型詰結晶シリコン薄膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。220, 221, and 223 are N+ type regions 201 or 2
This is a buried contact portion for electrically connecting 02 and 204 to the first N+ type packed crystalline silicon thin film layers 207 and 208.
２２２は、Ｎ＋型領領域２０３２層目のＮ＋型型詰結晶
シリコン薄膜層２０９を電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
１型多結晶シリコン薄膜層２０８または２層目のＮ＋型
型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結晶シ
リコン￥Ｎ膜層２１６または２１７とを電気的に接続す
るためのコンタクトホールである。２１８・２１９は、
Ｎ＋型領領域２０５たは２０６と第５図では国権してい
ないが３層目のＰ＋型及びＮ−型番結晶シリコンＴｉｔ
膜層２１３・２１６・２１７及び２１４・２１５上に絶
縁膜を介して形成されたアルミニューム配線層２２４と
を電気的に接続するためのコンタクトホールである。222 is a buried contact portion for electrically connecting the N+ type packed crystal silicon thin film layer 209 of the second layer of the N+ type region 203. 211 and 212 are N of the first layer
This is a contact hole for electrically connecting the 1st type polycrystalline silicon thin film layer 208 or the 2nd layer N+ type packed crystalline silicon thin film layer 209 to the 3rd layer P+ type polycrystalline silicon\N film layer 216 or 217. . 218 and 219 are
The N+ type region 205 or 206 and the third layer of P+ type and N- type crystal silicon Tit, which is not under national control, are shown in FIG.
These are contact holes for electrically connecting the aluminum wiring layer 224 formed on the film layers 213, 216, 217 and 214, 215 via an insulating film.
２３１は、１層目のＮ＋＋多結晶シリコン薄膜層２０８
をゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型多結晶シリコンＷＩ膜層２１０をゲート電極とする
伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲート絶
縁膜である。２３３は、１層目のＮ１型多結晶シリコン
ＷｉＩＡ層２０８をゲート電極とする負荷用Ｐチャンネ
ルＭＩＳ トランジスタＲ１のゲート絶縁膜であり、２
３４は３層目のＰ１型及ｒｙＮ−型多結晶シリコンＮ膜
層２１３・２１１５・２１７及び２１４・２１５とアル
ミニューム配線層２２４との層間絶縁膜である。231 is the first N++ polycrystalline silicon thin film layer 208
This is the gate insulating film of the driving N-channel MIS transistor Q1 whose gate electrode is Q1. 232 is the second layer N
This is a gate insulating film of a transmission N-channel MIS transistor Q3 whose gate electrode is the +-type polycrystalline silicon WI film layer 210. 233 is a gate insulating film of a load P-channel MIS transistor R1 whose gate electrode is the first N1 type polycrystalline silicon WiIA layer 208;
34 is an interlayer insulating film between the third P1 type and ryN- type polycrystalline silicon N film layers 213, 2115, 217, 214, and 215 and the aluminum wiring layer 224.
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駈動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・１層目のＮ“型多結晶シリコン薄膜層２０
８及びＮ“型領域２０２・２０４・２層目のＮ＋型型詰
結晶シリコン薄膜層２０９あり、伝送用ＮチャンネルＭ
ＩＳトランジスタＱ３及びＱ４のソースまたはドレイン
・ドレインまたはソース・ゲートはＮ＋型領領域２０３
２０５・２層目のＮ＋型型詰結晶シリコン薄膜層２１０
びＮ＋型領領域２０４２０６・２Ｊ！！目のＮ＋型型詰
結晶シリコン薄膜層２１０ある。チャンネル部が３層目
のＮ−型多結晶シリコン薄膜層２１４及び２１５に形成
された負荷用ＰチャンネルＭＩＳトランジスタＲ１及び
Ｒ２のソース・ドレイン・ゲートは、３層目のＰ＋型多
結晶シリコン薄膜層２１３・２１６・１層目のＮ＋型型
詰結晶シリコン薄膜層２０８び３層目のＰ＋型多結晶シ
リコン薄膜層２１３・２１７・２層目のＮ＋＋多結晶シ
リコン薄膜層２０９である。A cantering N-channel MIS transistor Q1 whose channel portion is formed on the surface of a P-type single crystal silicon substrate 200
The source, drain, and gate of Q2 are N+ type region 2.
01203・First layer N“ type polycrystalline silicon thin film layer 20
8 and N" type regions 202, 204, second layer N+ type packed crystalline silicon thin film layer 209, N channel M for transmission
The source or drain of the IS transistors Q3 and Q4 is the N+ type region 203.
205. Second layer N+ type packed crystal silicon thin film layer 210
N+ type region 204206/2J! ! There is an N+ type packed crystalline silicon thin film layer 210. The sources, drains, and gates of the load P-channel MIS transistors R1 and R2, whose channel portions are formed in the third layer of N− type polycrystalline silicon thin film layers 214 and 215, are formed in the third layer of P+ type polycrystalline silicon thin film layer. 213, 216, a first N+ type packed crystal silicon thin film layer 208, a third P+ type polycrystalline silicon thin film layer 213, 217, and a second N++ polycrystalline silicon thin film layer 209.
また ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン
薄膜層２０７である。ＶＤＤの配線は、３層目のＰ＋型
多結晶シリコン薄膜層２１３である。ワード線ＷＬは、
２層目のＮ＋＋多結晶シリコン薄膜層２１０である。ビ
ット線対ＢＬ及び／ＢＬは、コンタクトホール２１８及
び２１９に接続されるアルミニューム配線層２２４であ
る。The VSS wiring is the first N++ polycrystalline silicon thin film layer 207. The VDD wiring is the third P+ type polycrystalline silicon thin film layer 213. The word line WL is
This is a second N++ polycrystalline silicon thin film layer 210. Bit line pair BL and /BL is an aluminum wiring layer 224 connected to contact holes 218 and 219.
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：１以上にする −
と共に、チップサイズを小さく抑えるため、駆動用Ｎチ
ャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチ
ャンネルＭＩＳ トランジスタＱ３及びＱ４のトランジ
スタサイズ（ＭＩＳトランジスタのＬとＷ）をできるだ
け小さい寸法にしなければならない。[Problems to be Solved by the Invention] By the way, in the design of the static memory cell, the stability of the static memory cell is determined by the drive N-channel MIS transistors Q1 and Q2 and the transmission N-channel MIS transistors Q3 and Q4. Therefore, in general, β (MI due to L and W of the MIS transistor
- At the same time, in order to keep the chip size small, the transistor size of the drive N-channel MIS transistors Q1 and Q2 and the transmission N-channel MIS transistors Q3 and Q4 (the L and W) must be made as small as possible.
そこで、従来 伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。Therefore, in the past, β of the driving N-channel MIS transistors Q1 and Q2 was made small by making β of the transmission N-channel MIS transistors Q3 and Q4 as small as possible.
しかし、従来技術では伝送用ＮチャンネルＭＩｓトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。However, in the conventional technology, β of the transmission N-channel MIs transistors Q3 and Q4 is determined by the minimum dimension of W.
There was a limit to how small the cell size of memory cells could be.
［課題を解決するための手Ｆｊ１
本発明の半導体集積回路装置は、チャンネル部が単結晶
シリコン基板表面に形成された駆動用ＭＩＳトランジス
タＱ１及びＱ２と、チャンネル部が絶縁膜上の単結晶シ
リコン＊ｇまたは ８−
多結晶シリコン薄膜に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とによってスタティック型メモリセルが構成され、
伝送用ＭＩＳトランジスタＱ３及びＱ４は負荷用Ｍ、ｌ
５ｌ−ランジスタＲ１及びＲ２上に絶縁膜を介して形成
されるとともに伝送用ＭＩＳトランジスタＱ３及びＱ４
とビット線対との接続部の少なくとも一部がＶＤＤもし
くはＶＳＳの配線上に形成されていることを特徴とする
。[Hands for Solving the Problems Fj1 The semiconductor integrated circuit device of the present invention includes drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a single-crystal silicon substrate, and whose channel portions are formed from single-crystal silicon on an insulating film. g or 8- A static memory cell is configured by load MIS transistors R1 and R2 and transmission MIS transistors Q3 and Q4 formed in a polycrystalline silicon thin film,
Transmission MIS transistors Q3 and Q4 are load M, l
5l- formed on transistors R1 and R2 via an insulating film, and transmission MIS transistors Q3 and Q4
It is characterized in that at least a part of the connecting portion between the bit line pair and the bit line pair is formed on the VDD or VSS wiring.
［実施例］
本発明の一実施例として、ＣＭＩＳスタティック型メモ
ツメモリセル図及び断面図を第１図及び第２図に示す。[Embodiment] As an embodiment of the present invention, a CMIS static type memory cell diagram and a cross-sectional view are shown in FIGS. 1 and 2.
第３図は、第１図に示したＣＭＩＳスタティック型メモ
ツメモリセル図である。FIG. 3 is a diagram of the CMIS static type memory cell shown in FIG. 1.
１００は、Ｐ−型単結晶シリコン基板である。100 is a P-type single crystal silicon substrate.
１０１・１０２・１０３・１０４は、Ｐ−型単結晶シリ
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ＋型型
詰結晶シリコン薄膜層ある。１０７は、１層目のＮ１型
多結晶シリコン薄膜層１０５・１０６上に絶縁膜を介し
て形成された２層目のＮ＋型型詰結晶シリコン薄膜層あ
る。１０８・１１１・１１２及び１０９・１１０は、２
層目のＮ＋＋多結晶シリコン薄膜層１０７上に絶縁膜を
介して形成された３層目のＰ＋型及びＮ−型多結晶シリ
コン薄膜層である。１１３は、３層目のＰ＋型及びＮ−
型多結晶シリコン薄膜層ｌＯ８・１１１・１１２及び１
０９・１１０上に絶縁膜を介して形成された４層目のＮ
＋型型詰結晶シリコン薄膜層ある。１１４・１１５・１
１８・１１９及び１１６・１１７は、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３上絶縁膜を介して形成され
た５層目のＮ生型及びＰ−型多結晶シリコン薄膜層であ
る。１３０・１３１は、Ｎ＋型領領域１０１たは１０２
と１Ｍ目のＮ１型多結晶シリコン薄膜層１０５とを電気
的に接続するため−１０−
の埋め込みコンタクト部である。１３２は、Ｎ１型領域
１０３と２層目のＮ＋＋多結晶シリコン薄膜層１０７と
を電気的に接続するための埋め込みコンタクト部である
。１３３は、Ｎ“型領域１０４と１層目のＮ＋型型詰結
晶シリコン薄膜層１０６を電気的に接続するための埋め
込みコンタクト部である。１３４は、２層目のＮ１型多
結晶シリコン薄膜層１０７と３層目のＰ“型多結晶シリ
コン薄膜層１１１とを電気的に接続するたやのコンタク
トホールである。１３５は、１層目のＮ＋型型詰結晶シ
リコン薄膜層１０６３層目のＰ＋型多結晶シリコンＷＩ
ｊＩ層１１２とを電気的に接続するためのコンタクトホ
ールである。１３６・１３７は、少なくとも一部がコン
タクトホール１３４・１３５上にあり、３層目のＰ＋型
多結晶シリコン薄膜層１１１または１１２と５層日のＮ
ゝ型多結晶シリコン薄膜層１１４または１１５とを電気
的に接続するためのコンタクトホールである。１３８・
１３９は、少なくとも一部が１層目のＮ＋＋多結晶−１
１−
シリコン淳膜層１０５または３層目のＰ＋型多結晶シリ
コン薄膜層１０ｇ上に絶縁膜を介して形成された５層目
のＮ＋＋多結晶シリコン薄膜層１１８または１１９と第
１図では国権していないが５層目のＮ＋型及びＰ−型多
結晶シリコン薄膜Ｎ１１４・１１５・１１８・１１９及
び１１６・１１７上に絶縁膜を介して形成されたアルミ
ニューム配線層１２０とを電気的に接続するためのコン
タクトホールである。101 , 102 , 103 , and 104 are N+ type regions formed on one surface of the P− type single crystal silicon substrate 100 . 105 and 106 are P-type single crystal silicon substrates 100
A first N+ type packed crystalline silicon thin film layer is formed on one surface of the substrate with an insulating film interposed therebetween. Reference numeral 107 denotes a second N+ type packed crystalline silicon thin film layer formed on the first N1 type polycrystalline silicon thin film layers 105 and 106 with an insulating film interposed therebetween. 108, 111, 112 and 109, 110 are 2
This is a third P+ type and N− type polycrystalline silicon thin film layer formed on the third N++ polycrystalline silicon thin film layer 107 with an insulating film interposed therebetween. 113 is the P+ type and N- type in the third layer.
Type polycrystalline silicon thin film layer lO8, 111, 112 and 1
The fourth layer of N formed on 09/110 through an insulating film.
+ There is a mold-filled crystalline silicon thin film layer. 114・115・1
Reference numerals 18, 119 and 116 and 117 are the fifth N-type and P--type polycrystalline silicon thin film layers formed on the fourth N+-type packed crystalline silicon thin film layer 113 via an insulating film. 130 and 131 are N+ type regions 101 or 102
This is a -10- buried contact portion for electrically connecting the N1 type polycrystalline silicon thin film layer 105 of the 1Mth layer. 132 is a buried contact portion for electrically connecting the N1 type region 103 and the second N++ polycrystalline silicon thin film layer 107. 133 is a buried contact portion for electrically connecting the N" type region 104 and the first N+ type packed crystalline silicon thin film layer 106. 134 is a second layer N1 type polycrystalline silicon thin film layer. This is a contact hole that electrically connects 107 and the third P" type polycrystalline silicon thin film layer 111. 135 is the first N+ type packed crystalline silicon thin film layer 1063, the third layer P+ type polycrystalline silicon WI
This is a contact hole for electrically connecting to the jI layer 112. 136 and 137 are at least partially above the contact holes 134 and 135, and are in contact with the third P+ type polycrystalline silicon thin film layer 111 or 112 and the fifth layer N.
This is a contact hole for electrically connecting to the 2-type polycrystalline silicon thin film layer 114 or 115. 138・
139, at least a part of which is the first layer of N++ polycrystalline-1
1- The fifth layer of N++ polycrystalline silicon thin film layer 118 or 119 formed on the silicon film layer 105 or the third layer of P+ type polycrystalline silicon thin film layer 10g via an insulating film and the national control layer 118 or 119 in FIG. Although not included, it is electrically connected to the aluminum wiring layer 120 formed on the fifth layer N+ type and P- type polycrystalline silicon thin films N114, 115, 118, 119 and 116, 117 via an insulating film. This is a contact hole for
１５０は、１層目のＮ＋型型詰結晶シリコン薄膜層１０
６ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１１Ｗ目の
Ｎ″）型多結晶シリコン薄膜層１０６をゲート電極とす
る負荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート
絶縁膜である。１５２は、３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層１０８・１１１・１１２及び１１９
・１１０と４層目のＮ＋型型詰結晶シリコン薄膜層１１
３の眉間絶縁膜である。１５３は、４層目のＮ１型多結
晶シリコンＷＩ膜層−１２−
１１３をゲートｘａｉ；とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶！！膜である。150 is the first N+ type packed crystalline silicon thin film layer 10
This is a gate insulating film of a driving N-channel MIS transistor Q1 having six gate electrodes. 151 is a gate insulating film of a load P-channel MIS transistor R1 which uses the 11W N'' type polycrystalline silicon thin film layer 106 as a gate electrode. 152 is a gate insulating film of a P+ type and N- type polycrystalline silicon thin film layer 106 of the 3rd layer. Silicon thin film layers 108, 111, 112 and 119
・110 and the fourth layer N+ type packed crystal silicon thin film layer 11
This is the insulating film between the eyebrows in No. 3. 153 is an N-channel MI for transmission using the fourth N1 type polycrystalline silicon WI film layer -12-113 as a gate xai;
The gate of S transistor Q3 is broken! ! It is a membrane.
１５４は、５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜層１１４・１１５・１１８・１１９及び１１６・１１
７とアルミニューム配線層１２０との層間絶縁膜である
。154 is the fifth layer of N+ type and P- type polycrystalline silicon thin film layers 114, 115, 118, 119 and 116, 11
7 and the aluminum wiring layer 120.
チャンネル部がｐ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱｌ
及びＱ２のソース・ドレイン・ゲートは、Ｎ１型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜層１
０６及びＮ＋型領領域１０２１０４・２層目のＮ＋＋多
結晶シリコン薄膜層１０７である。チャンネル部が３１
！ｆ目のＮ−型多結晶シリコン薄ＪＩＭ１０９及び１１
０に形成された負荷用Ｐチャンネル材工Ｓトランジスタ
Ｒ１及びＲ２のソース・ドレイン・ゲートは、３層目の
Ｐ“型多結晶シリコン薄膜層１０８・１１１・１層目の
Ｎ１型多結晶シリコン薄膜層１０６及び３層目のＰ＋型
多結晶シリコン薄膜層１０８・１１２・２層目のＮ＋＋
多結晶シリコン薄膜層１０７である。A driving N-channel MIS transistor Ql whose channel portion is formed on the surface of a p-type single crystal silicon substrate 100
The source, drain, and gate of Q2 and N1 type region 1
01・103・1st layer N1 type polycrystalline silicon thin film layer 1
06 and the N+ type region 102104 and the second N++ polycrystalline silicon thin film layer 107. Channel part is 31
! f-th N-type polycrystalline silicon thin JIM109 and 11
The sources, drains, and gates of the load P-channel material S transistors R1 and R2 formed in 0 are the third P" type polycrystalline silicon thin film layers 108 and 111, and the first layer N1 type polycrystalline silicon thin film. Layer 106, third layer P+ type polycrystalline silicon thin film layer 108, 112, second layer N++
This is a polycrystalline silicon thin film layer 107.
チャンネル部が５Ｍ目のＰ−型多結晶シリコン薄膜層１
１６及び１１７に形成された伝送用Ｎチャンネル材工Ｓ
トランジスタＱ３及びＱ４のソースまたはドレイン・ド
レインまたはソース・ゲートは、５層目のＮ＋＋多結晶
シリコン薄膜層１１４・１１８・４層目のＮ＋型型詰結
晶シリコン薄膜層１１３び５層目のＮ＋型型詰結晶シリ
コン薄膜層１１５１１９・４層目のＮ＋型型詰結晶シリ
コン薄膜層１１３ある。P-type polycrystalline silicon thin film layer 1 whose channel part is 5Mth
Transmission N channel material S formed in 16 and 117
The sources or drains or source and gates of transistors Q3 and Q4 are the fifth N++ polycrystalline silicon thin film layers 114 and 118, the fourth N+ type packed crystalline silicon thin film layer 113, and the fifth N+ type polycrystalline silicon thin film layer 113. There is a packed crystalline silicon thin film layer 115119 and a fourth N+ type packed crystalline silicon thin film layer 113.
また ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン
薄膜層１０５である。ＶＤＤの配線は、ＶＳＳの配線１
０５と平行に形成されるとともに負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２のソースと一体形成され
た３層目のＰ＋型多結晶シリコン薄膜層１０８である。Further, the VSS wiring is the first N++ polycrystalline silicon thin film layer 105. VDD wiring is VSS wiring 1
P channel M for loading is formed parallel to 05.
This is a third P+ type polycrystalline silicon thin film layer 108 formed integrally with the sources of IS transistors R1 and R2.
ワード線ＷＬの配線は、ＶＳＳの配線１０５と平行に形
成されるとともに伝送用Ｎチャンネル材工Ｓトランジス
タＱ３及びＱ４のゲート電極と一体形成された４層目の
Ｎ“型多結晶シリコン薄膜層１１３である。ビット線対
ＢＬ及び／ＢＬの配線は、ＶＳＳの配線１０５及びワー
ド１ｊｌＷＬ１１３と直交して形成されるとともにコン
タクトホール１３８及び１３９に接続されたアルミニュ
ーム配線層１２０である。The word line WL wiring is formed parallel to the VSS wiring 105, and is formed using a fourth N" type polycrystalline silicon thin film layer 113 formed integrally with the gate electrodes of the transmission N-channel material S transistors Q3 and Q4. The wiring for the bit line pair BL and /BL is an aluminum wiring layer 120 formed orthogonally to the VSS wiring 105 and word 1jlWL 113 and connected to contact holes 138 and 139.
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ト
ランジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭ
ＩＳ トランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジスタの移動度
がチャンネル部をＰ−型単結晶シリコン基板１００表面
に設けられたトランジスタよりも低いのでＷの最小寸法
を使用しなくても良い。According to the present invention, the channel portions of the transmission N-channel MIS transistors Q3 and Q4 are not provided on the surface of the P-type single crystal silicon substrate 100, and the drive N-channel MIS transistors Q1 and Q2 or the load P-channel M
By providing the fifth P-type polycrystalline silicon thin film layers 116 and 117 formed on IS transistors R1 and R2 with an insulating film interposed therebetween, the mobility of the transistors can be improved by connecting the channel portion to the P-type single crystal silicon substrate. 100, so it is not necessary to use the minimum dimension of W.
更に、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ないので、伝送用ＮチャンネルＭＩＳトランジスタＱ３
及びＱ４を設けるための面積が不要となった。Furthermore, since the transmission N-channel MIS transistors Q3 and Q4 are not provided on the same surface of the P-type single crystal silicon substrate 100 as the drive N-channel MIS transistors Q1 and Q2, the transmission N-channel MIS transistor Q3
The area for providing Q4 is no longer required.
尚 本発明は、１層目・２層目・４層目のＮ１型多結晶
シリコン薄膜層の代りにポリサイド藩膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ１型及
びＮ−型車結晶シリコンＷＩ膜層もしくはチャンネル部
のみがＮ−型単結晶シリコンまたは多結晶シリコン薄膜
層、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の
代りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくは
チャンネル部のみがＰ−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。In addition, in the present invention, a polycide film layer is used instead of the N1 type polycrystalline silicon thin film layers in the first, second, and fourth layers, and P in the third layer.
Instead of + type and N- type polycrystalline silicon thin film layers, P1 type and N- type car crystal silicon WI film layers or only the channel part is N- type single crystal silicon or polycrystalline silicon thin film layer, and the fifth layer is N+ type And the semiconductor material used is not limited, such as an N+ type and P- type single crystal silicon thin film layer instead of the P- type polycrystalline silicon thin film layer, or a P- type single crystal silicon or polycrystalline silicon thin film layer only for the channel part. Needless to say.
また、伝送用ＭＩＳトランジスタＱ３及びＱ４としてＮ
チャンネルＭＩＳトランジスタを用いたが、Ｐチャンネ
ルＭＩＳトランジスタを用いても同様な効果が得られる
のは言うまでもない。In addition, as the transmission MIS transistors Q3 and Q4, N
Although channel MIS transistors are used, it goes without saying that similar effects can be obtained by using P-channel MIS transistors.
− １５−
［５ｅ明の効果］
以上述べたように、伝送用Ｍ工ｓトランジスタＱ３及び
Ｑ４を駆動用Ｍ工ｓトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳ＋−ランジスタＲ１及びＲ２上に絶縁膜を
介して設けることによって、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４を形成する面積が不要になりチップサイズ
の大幅な低減が実現できた。- 15 - [Effect of 5e light] As described above, the transmission M-s transistors Q3 and Q4 are connected to the driving M-s transistors Ql and Q2 or the load MIS+- transistors R1 and R2 via an insulating film. By providing this, the area for forming the transmission MIS transistors Q3 and Q4 becomes unnecessary, and the chip size can be significantly reduced.
第１図及び第２図は、本発明による平面図及び断面図で
ある。
第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモ型上モリセル図である。
第４図及び第５図は、従来技術による平面図及び断面図
である。
第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。
以上1 and 2 are a plan view and a sectional view according to the present invention. FIG. 3 shows the CM according to the present invention shown in FIGS. 1 and 2.
It is a Morisel diagram of IS static type memo type. 4 and 5 are a plan view and a sectional view according to the prior art. FIG. 6 shows the C according to the prior art shown in FIGS. 4 and 5.
It is a Morisel diagram of MIS static type memo type. that's all
Claims (1)
た駆動用ＭＩＳトランジスタＱ１及びＱ２と、チャンネ
ル部が絶縁膜上の単結晶シリコン薄膜または多結晶シリ
コン薄膜に形成された負荷用ＭＩＳトランジスタＲ１及
びＲ２と伝送用ＭＩＳトランジスタＱ３及びＱ４とによ
ってスタティック型メモリセルが構成され、伝送用ＭＩ
ＳトランジスタＱ３及びＱ４は負荷用ＭＩＳトランジス
タＲ１及びＲ２上に絶縁膜を介して形成されるとともに
伝送用ＭＩＳトランジスタＱ３及びＱ４とビット線対と
の接続部の少なくとも一部がＶＤＤもしくはＶＳＳの配
線上に形成されていることを特徴とする半導体集積回路
装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。[Claims] 1) Drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a single-crystal silicon substrate, and a load whose channel portions are formed on a single-crystal silicon thin film or a polycrystalline silicon thin film on an insulating film. A static memory cell is configured by MIS transistors R1 and R2 for transmission and MIS transistors Q3 and Q4 for transmission.
The S transistors Q3 and Q4 are formed on the load MIS transistors R1 and R2 via an insulating film, and at least a part of the connection between the transmission MIS transistors Q3 and Q4 and the bit line pair is on the VDD or VSS wiring. A semiconductor integrated circuit device characterized in that it is formed in. 2) The driving MIS transistors Q1 and Q2 and the transmission MIS transistors Q3 and Q4 according to claim 1 are MIS transistors of a first conductivity type, and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 3) A semiconductor integrated circuit device according to claim 2, wherein the first conductivity type is N type and the second conductivity type is P type. 4) The driving MIS transistors Q1 and Q2 according to claim 1 are MIS transistors of a first conductivity type, and the transmission MIS transistors Q3 and Q4 and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 5) A semiconductor integrated circuit device according to claim 4, wherein the first conductivity type is N type and the second conductivity type is P type.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286506A JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
| DE69011038T DE69011038T2 (en) | 1989-11-02 | 1990-10-31 | Integrated semiconductor circuit. |
| KR1019900017519A KR910010741A (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit device |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286506A JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148169A true JPH03148169A (en) | 1991-06-24 |
Family
ID=17705293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286506A Pending JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148169A (en) |
-
1989
- 1989-11-02 JP JP1286506A patent/JPH03148169A/en active Pending
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