JPH03148169A - Semiconductor integrated circuit device - Google Patents
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- JPH03148169A JPH03148169A JP1286506A JP28650689A JPH03148169A JP H03148169 A JPH03148169 A JP H03148169A JP 1286506 A JP1286506 A JP 1286506A JP 28650689 A JP28650689 A JP 28650689A JP H03148169 A JPH03148169 A JP H03148169A
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、MISトランジスタによって構成されたスタ
ティック型メモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a static memory cell configured with MIS transistors.
[!明の概要J
本発明は半導体集積回路装置において、単結晶シリコン
基板表面に駆動用MISトランジスタを形成し、単結晶
シリコン基板表面上に絶縁膜を介して負荷用MISトラ
ンジスタ及び伝送用MISトランジスタを形成したスタ
ティック型メモリセルにより、チップサイズの低減を計
ったものである。[! Summary of the Invention J The present invention relates to a semiconductor integrated circuit device in which a driving MIS transistor is formed on the surface of a single crystal silicon substrate, and a load MIS transistor and a transmission MIS transistor are formed on the surface of the single crystal silicon substrate via an insulating film. The chip size was reduced by using static memory cells.
[従来の技術]
従来技術によるCMISスタティック型メモ型上モリセ
ル施例の平面図及び断面図を第4図及び第5図に示す。[Prior Art] A plan view and a cross-sectional view of a conventional CMIS static memo type upper Molycell embodiment are shown in FIGS. 4 and 5.
第6図は第4図に示したCMISスタティック型メモ型
上モリセル図である。FIG. 6 is a Mori cell diagram of the CMIS static type memo type shown in FIG. 4.
200は、P−型単結晶シリコン基板である。200 is a P-type single crystal silicon substrate.
201・202・203・204・205・206は、
P−型単結晶シリコン基板200の一 3−
表面に形成されたN+型領領域ある。207・208は
、P−型単結晶シリコン基板200の一表面に絶縁膜を
介して形成された1層目のN1型多結晶シリコン薄膜層
である。209・210は、1層目のN+型型詰結晶シ
リコン薄膜層207208上に絶縁膜を介して形成され
た2層目のN+型型詰結晶シリコン薄膜層ある。201, 202, 203, 204, 205, 206 are
There is an N+ type region formed on one surface of the P- type single crystal silicon substrate 200. 207 and 208 are first N1 type polycrystalline silicon thin film layers formed on one surface of the P-type single crystal silicon substrate 200 with an insulating film interposed therebetween. Reference numerals 209 and 210 indicate a second N+ type packed crystal silicon thin film layer formed on the first N+ type packed crystal silicon thin film layer 207208 with an insulating film interposed therebetween.
213・216・217及び214・215は、2層目
のN1型多結晶シリコンi膜層209・210上に絶縁
膜を介して形成された3N目のP+型及びN−型番結晶
シリコンWi膜層である。213, 216, 217 and 214, 215 are 3N-th P+ type and N- type crystalline silicon Wi film layers formed on the second N1 type polycrystalline silicon I film layers 209 and 210 via an insulating film. It is.
220・221・223は、N+型領領域201たは2
02及び204と1層目のN+型型詰結晶シリコン薄膜
層207び208とを電気的に接続するための埋め込み
コンタクト部である。220, 221, and 223 are N+ type regions 201 or 2
This is a buried contact portion for electrically connecting 02 and 204 to the first N+ type packed crystalline silicon thin film layers 207 and 208.
222は、N+型領領域2032層目のN+型型詰結晶
シリコン薄膜層209を電気的に接続するための埋め込
みコンタクト部である。211・212は、1層目のN
1型多結晶シリコン薄膜層208または2層目のN+型
型詰結晶シリコン薄膜層2093層目のP+型多結晶シ
リコン¥N膜層216または217とを電気的に接続す
るためのコンタクトホールである。218・219は、
N+型領領域205たは206と第5図では国権してい
ないが3層目のP+型及びN−型番結晶シリコンTit
膜層213・216・217及び214・215上に絶
縁膜を介して形成されたアルミニューム配線層224と
を電気的に接続するためのコンタクトホールである。222 is a buried contact portion for electrically connecting the N+ type packed crystal silicon thin film layer 209 of the second layer of the N+ type region 203. 211 and 212 are N of the first layer
This is a contact hole for electrically connecting the 1st type polycrystalline silicon thin film layer 208 or the 2nd layer N+ type packed crystalline silicon thin film layer 209 to the 3rd layer P+ type polycrystalline silicon\N film layer 216 or 217. . 218 and 219 are
The N+ type region 205 or 206 and the third layer of P+ type and N- type crystal silicon Tit, which is not under national control, are shown in FIG.
These are contact holes for electrically connecting the aluminum wiring layer 224 formed on the film layers 213, 216, 217 and 214, 215 via an insulating film.
231は、1層目のN++多結晶シリコン薄膜層208
をゲート電極とする駆動用NチャンネルMISトランジ
スタQ1のゲート絶縁膜である。232は、2層目のN
+型多結晶シリコンWI膜層210をゲート電極とする
伝送用NチャンネルMISトランジスタQ3のゲート絶
縁膜である。233は、1層目のN1型多結晶シリコン
WiIA層208をゲート電極とする負荷用Pチャンネ
ルMIS トランジスタR1のゲート絶縁膜であり、2
34は3層目のP1型及ryN−型多結晶シリコンN膜
層213・2115・217及び214・215とアル
ミニューム配線層224との層間絶縁膜である。231 is the first N++ polycrystalline silicon thin film layer 208
This is the gate insulating film of the driving N-channel MIS transistor Q1 whose gate electrode is Q1. 232 is the second layer N
This is a gate insulating film of a transmission N-channel MIS transistor Q3 whose gate electrode is the +-type polycrystalline silicon WI film layer 210. 233 is a gate insulating film of a load P-channel MIS transistor R1 whose gate electrode is the first N1 type polycrystalline silicon WiIA layer 208;
34 is an interlayer insulating film between the third P1 type and ryN- type polycrystalline silicon N film layers 213, 2115, 217, 214, and 215 and the aluminum wiring layer 224.
チャンネル部がP−型単結晶シリコン基板200表面に
形成された駈動用NチャンネルMISトランジスタQ1
及びQ2のソース・ドレイン・ゲートはN+型領領域2
01203・1層目のN“型多結晶シリコン薄膜層20
8及びN“型領域202・204・2層目のN+型型詰
結晶シリコン薄膜層209あり、伝送用NチャンネルM
ISトランジスタQ3及びQ4のソースまたはドレイン
・ドレインまたはソース・ゲートはN+型領領域203
205・2層目のN+型型詰結晶シリコン薄膜層210
びN+型領領域204206・2J!!目のN+型型詰
結晶シリコン薄膜層210ある。チャンネル部が3層目
のN−型多結晶シリコン薄膜層214及び215に形成
された負荷用PチャンネルMISトランジスタR1及び
R2のソース・ドレイン・ゲートは、3層目のP+型多
結晶シリコン薄膜層213・216・1層目のN+型型
詰結晶シリコン薄膜層208び3層目のP+型多結晶シ
リコン薄膜層213・217・2層目のN++多結晶シ
リコン薄膜層209である。A cantering N-channel MIS transistor Q1 whose channel portion is formed on the surface of a P-type single crystal silicon substrate 200
The source, drain, and gate of Q2 are N+ type region 2.
01203・First layer N“ type polycrystalline silicon thin film layer 20
8 and N" type regions 202, 204, second layer N+ type packed crystalline silicon thin film layer 209, N channel M for transmission
The source or drain of the IS transistors Q3 and Q4 is the N+ type region 203.
205. Second layer N+ type packed crystal silicon thin film layer 210
N+ type region 204206/2J! ! There is an N+ type packed crystalline silicon thin film layer 210. The sources, drains, and gates of the load P-channel MIS transistors R1 and R2, whose channel portions are formed in the third layer of N− type polycrystalline silicon thin film layers 214 and 215, are formed in the third layer of P+ type polycrystalline silicon thin film layer. 213, 216, a first N+ type packed crystal silicon thin film layer 208, a third P+ type polycrystalline silicon thin film layer 213, 217, and a second N++ polycrystalline silicon thin film layer 209.
また VSSの配線は、1層目のN++多結晶シリコン
薄膜層207である。VDDの配線は、3層目のP+型
多結晶シリコン薄膜層213である。ワード線WLは、
2層目のN++多結晶シリコン薄膜層210である。ビ
ット線対BL及び/BLは、コンタクトホール218及
び219に接続されるアルミニューム配線層224であ
る。The VSS wiring is the first N++ polycrystalline silicon thin film layer 207. The VDD wiring is the third P+ type polycrystalline silicon thin film layer 213. The word line WL is
This is a second N++ polycrystalline silicon thin film layer 210. Bit line pair BL and /BL is an aluminum wiring layer 224 connected to contact holes 218 and 219.
[発明が解決しようとする課題]
ところで、スタティック型メモリセルの設計上、駆動用
NチャンネルMISトランジスタQ1及びQ2と伝送用
NチャンネルMISトランジスタQ3及びQ4とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ(MISトランジスタのLとWによるMI
Sトランジスタの能力)比を3:1以上にする −
と共に、チップサイズを小さく抑えるため、駆動用Nチ
ャンネルMISトランジスタQ1及びQ2と伝送用Nチ
ャンネルMIS トランジスタQ3及びQ4のトランジ
スタサイズ(MISトランジスタのLとW)をできるだ
け小さい寸法にしなければならない。[Problems to be Solved by the Invention] By the way, in the design of the static memory cell, the stability of the static memory cell is determined by the drive N-channel MIS transistors Q1 and Q2 and the transmission N-channel MIS transistors Q3 and Q4. Therefore, in general, β (MI due to L and W of the MIS transistor
- At the same time, in order to keep the chip size small, the transistor size of the drive N-channel MIS transistors Q1 and Q2 and the transmission N-channel MIS transistors Q3 and Q4 (the L and W) must be made as small as possible.
そこで、従来 伝送用NチャンネルMISトランジスタ
Q3及びQ4のβをできるだけ小さくすることで駆動用
NチャンネルMISトランジスタQ1及びQ2のβを小
さくするようにしていた。Therefore, in the past, β of the driving N-channel MIS transistors Q1 and Q2 was made small by making β of the transmission N-channel MIS transistors Q3 and Q4 as small as possible.
しかし、従来技術では伝送用NチャンネルMIsトラン
ジスタQ3及びQ4のβがWの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。However, in the conventional technology, β of the transmission N-channel MIs transistors Q3 and Q4 is determined by the minimum dimension of W.
There was a limit to how small the cell size of memory cells could be.
[課題を解決するための手Fj1
本発明の半導体集積回路装置は、チャンネル部が単結晶
シリコン基板表面に形成された駆動用MISトランジス
タQ1及びQ2と、チャンネル部が絶縁膜上の単結晶シ
リコン*gまたは 8−
多結晶シリコン薄膜に形成された負荷用MISトランジ
スタR1及びR2と伝送用MISトランジスタQ3及び
Q4とによってスタティック型メモリセルが構成され、
伝送用MISトランジスタQ3及びQ4は負荷用M、l
5l−ランジスタR1及びR2上に絶縁膜を介して形成
されるとともに伝送用MISトランジスタQ3及びQ4
とビット線対との接続部の少なくとも一部がVDDもし
くはVSSの配線上に形成されていることを特徴とする
。[Hands for Solving the Problems Fj1 The semiconductor integrated circuit device of the present invention includes drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a single-crystal silicon substrate, and whose channel portions are formed from single-crystal silicon on an insulating film. g or 8- A static memory cell is configured by load MIS transistors R1 and R2 and transmission MIS transistors Q3 and Q4 formed in a polycrystalline silicon thin film,
Transmission MIS transistors Q3 and Q4 are load M, l
5l- formed on transistors R1 and R2 via an insulating film, and transmission MIS transistors Q3 and Q4
It is characterized in that at least a part of the connecting portion between the bit line pair and the bit line pair is formed on the VDD or VSS wiring.
[実施例]
本発明の一実施例として、CMISスタティック型メモ
ツメモリセル図及び断面図を第1図及び第2図に示す。[Embodiment] As an embodiment of the present invention, a CMIS static type memory cell diagram and a cross-sectional view are shown in FIGS. 1 and 2.
第3図は、第1図に示したCMISスタティック型メモ
ツメモリセル図である。FIG. 3 is a diagram of the CMIS static type memory cell shown in FIG. 1.
100は、P−型単結晶シリコン基板である。100 is a P-type single crystal silicon substrate.
101・102・103・104は、P−型単結晶シリ
コン基板100の一表面に形成されたN+型領領域ある
。105・106は、P−型単結晶シリコン基板100
の一表面に絶縁膜を介して形成された1層目のN+型型
詰結晶シリコン薄膜層ある。107は、1層目のN1型
多結晶シリコン薄膜層105・106上に絶縁膜を介し
て形成された2層目のN+型型詰結晶シリコン薄膜層あ
る。108・111・112及び109・110は、2
層目のN++多結晶シリコン薄膜層107上に絶縁膜を
介して形成された3層目のP+型及びN−型多結晶シリ
コン薄膜層である。113は、3層目のP+型及びN−
型多結晶シリコン薄膜層lO8・111・112及び1
09・110上に絶縁膜を介して形成された4層目のN
+型型詰結晶シリコン薄膜層ある。114・115・1
18・119及び116・117は、4層目のN+型型
詰結晶シリコン薄膜層113上絶縁膜を介して形成され
た5層目のN生型及びP−型多結晶シリコン薄膜層であ
る。130・131は、N+型領領域101たは102
と1M目のN1型多結晶シリコン薄膜層105とを電気
的に接続するため−10−
の埋め込みコンタクト部である。132は、N1型領域
103と2層目のN++多結晶シリコン薄膜層107と
を電気的に接続するための埋め込みコンタクト部である
。133は、N“型領域104と1層目のN+型型詰結
晶シリコン薄膜層106を電気的に接続するための埋め
込みコンタクト部である。134は、2層目のN1型多
結晶シリコン薄膜層107と3層目のP“型多結晶シリ
コン薄膜層111とを電気的に接続するたやのコンタク
トホールである。135は、1層目のN+型型詰結晶シ
リコン薄膜層1063層目のP+型多結晶シリコンWI
jI層112とを電気的に接続するためのコンタクトホ
ールである。136・137は、少なくとも一部がコン
タクトホール134・135上にあり、3層目のP+型
多結晶シリコン薄膜層111または112と5層日のN
ゝ型多結晶シリコン薄膜層114または115とを電気
的に接続するためのコンタクトホールである。138・
139は、少なくとも一部が1層目のN++多結晶−1
1−
シリコン淳膜層105または3層目のP+型多結晶シリ
コン薄膜層10g上に絶縁膜を介して形成された5層目
のN++多結晶シリコン薄膜層118または119と第
1図では国権していないが5層目のN+型及びP−型多
結晶シリコン薄膜N114・115・118・119及
び116・117上に絶縁膜を介して形成されたアルミ
ニューム配線層120とを電気的に接続するためのコン
タクトホールである。101 , 102 , 103 , and 104 are N+ type regions formed on one surface of the P− type single crystal silicon substrate 100 . 105 and 106 are P-type single crystal silicon substrates 100
A first N+ type packed crystalline silicon thin film layer is formed on one surface of the substrate with an insulating film interposed therebetween. Reference numeral 107 denotes a second N+ type packed crystalline silicon thin film layer formed on the first N1 type polycrystalline silicon thin film layers 105 and 106 with an insulating film interposed therebetween. 108, 111, 112 and 109, 110 are 2
This is a third P+ type and N− type polycrystalline silicon thin film layer formed on the third N++ polycrystalline silicon thin film layer 107 with an insulating film interposed therebetween. 113 is the P+ type and N- type in the third layer.
Type polycrystalline silicon thin film layer lO8, 111, 112 and 1
The fourth layer of N formed on 09/110 through an insulating film.
+ There is a mold-filled crystalline silicon thin film layer. 114・115・1
Reference numerals 18, 119 and 116 and 117 are the fifth N-type and P--type polycrystalline silicon thin film layers formed on the fourth N+-type packed crystalline silicon thin film layer 113 via an insulating film. 130 and 131 are N+ type regions 101 or 102
This is a -10- buried contact portion for electrically connecting the N1 type polycrystalline silicon thin film layer 105 of the 1Mth layer. 132 is a buried contact portion for electrically connecting the N1 type region 103 and the second N++ polycrystalline silicon thin film layer 107. 133 is a buried contact portion for electrically connecting the N" type region 104 and the first N+ type packed crystalline silicon thin film layer 106. 134 is a second layer N1 type polycrystalline silicon thin film layer. This is a contact hole that electrically connects 107 and the third P" type polycrystalline silicon thin film layer 111. 135 is the first N+ type packed crystalline silicon thin film layer 1063, the third layer P+ type polycrystalline silicon WI
This is a contact hole for electrically connecting to the jI layer 112. 136 and 137 are at least partially above the contact holes 134 and 135, and are in contact with the third P+ type polycrystalline silicon thin film layer 111 or 112 and the fifth layer N.
This is a contact hole for electrically connecting to the 2-type polycrystalline silicon thin film layer 114 or 115. 138・
139, at least a part of which is the first layer of N++ polycrystalline-1
1- The fifth layer of N++ polycrystalline silicon thin film layer 118 or 119 formed on the silicon film layer 105 or the third layer of P+ type polycrystalline silicon thin film layer 10g via an insulating film and the national control layer 118 or 119 in FIG. Although not included, it is electrically connected to the aluminum wiring layer 120 formed on the fifth layer N+ type and P- type polycrystalline silicon thin films N114, 115, 118, 119 and 116, 117 via an insulating film. This is a contact hole for
150は、1層目のN+型型詰結晶シリコン薄膜層10
6ゲート電極とする駆動用NチャンネルMISトランジ
スタQ1のゲート絶縁膜である。151は、11W目の
N″)型多結晶シリコン薄膜層106をゲート電極とす
る負荷用PチャンネルMISトランジスタR1のゲート
絶縁膜である。152は、3層目のP+型及びN−型多
結晶シリコン薄膜層108・111・112及び119
・110と4層目のN+型型詰結晶シリコン薄膜層11
3の眉間絶縁膜である。153は、4層目のN1型多結
晶シリコンWI膜層−12−
113をゲートxai;とする伝送用NチャンネルMI
SトランジスタQ3のゲート絶!!膜である。150 is the first N+ type packed crystalline silicon thin film layer 10
This is a gate insulating film of a driving N-channel MIS transistor Q1 having six gate electrodes. 151 is a gate insulating film of a load P-channel MIS transistor R1 which uses the 11W N'' type polycrystalline silicon thin film layer 106 as a gate electrode. 152 is a gate insulating film of a P+ type and N- type polycrystalline silicon thin film layer 106 of the 3rd layer. Silicon thin film layers 108, 111, 112 and 119
・110 and the fourth layer N+ type packed crystal silicon thin film layer 11
This is the insulating film between the eyebrows in No. 3. 153 is an N-channel MI for transmission using the fourth N1 type polycrystalline silicon WI film layer -12-113 as a gate xai;
The gate of S transistor Q3 is broken! ! It is a membrane.
154は、5層目のN+型及びP−型多結晶シリコン薄
膜層114・115・118・119及び116・11
7とアルミニューム配線層120との層間絶縁膜である
。154 is the fifth layer of N+ type and P- type polycrystalline silicon thin film layers 114, 115, 118, 119 and 116, 11
7 and the aluminum wiring layer 120.
チャンネル部がp−型単結晶シリコン基板100表面に
形成された駆動用NチャンネルMISトランジスタQl
及びQ2のソース・ドレイン・ゲートは、N1型領域1
01・103・1層目のN1型多結晶シリコン薄膜層1
06及びN+型領領域102104・2層目のN++多
結晶シリコン薄膜層107である。チャンネル部が31
!f目のN−型多結晶シリコン薄JIM109及び11
0に形成された負荷用Pチャンネル材工Sトランジスタ
R1及びR2のソース・ドレイン・ゲートは、3層目の
P“型多結晶シリコン薄膜層108・111・1層目の
N1型多結晶シリコン薄膜層106及び3層目のP+型
多結晶シリコン薄膜層108・112・2層目のN++
多結晶シリコン薄膜層107である。A driving N-channel MIS transistor Ql whose channel portion is formed on the surface of a p-type single crystal silicon substrate 100
The source, drain, and gate of Q2 and N1 type region 1
01・103・1st layer N1 type polycrystalline silicon thin film layer 1
06 and the N+ type region 102104 and the second N++ polycrystalline silicon thin film layer 107. Channel part is 31
! f-th N-type polycrystalline silicon thin JIM109 and 11
The sources, drains, and gates of the load P-channel material S transistors R1 and R2 formed in 0 are the third P" type polycrystalline silicon thin film layers 108 and 111, and the first layer N1 type polycrystalline silicon thin film. Layer 106, third layer P+ type polycrystalline silicon thin film layer 108, 112, second layer N++
This is a polycrystalline silicon thin film layer 107.
チャンネル部が5M目のP−型多結晶シリコン薄膜層1
16及び117に形成された伝送用Nチャンネル材工S
トランジスタQ3及びQ4のソースまたはドレイン・ド
レインまたはソース・ゲートは、5層目のN++多結晶
シリコン薄膜層114・118・4層目のN+型型詰結
晶シリコン薄膜層113び5層目のN+型型詰結晶シリ
コン薄膜層115119・4層目のN+型型詰結晶シリ
コン薄膜層113ある。P-type polycrystalline silicon thin film layer 1 whose channel part is 5Mth
Transmission N channel material S formed in 16 and 117
The sources or drains or source and gates of transistors Q3 and Q4 are the fifth N++ polycrystalline silicon thin film layers 114 and 118, the fourth N+ type packed crystalline silicon thin film layer 113, and the fifth N+ type polycrystalline silicon thin film layer 113. There is a packed crystalline silicon thin film layer 115119 and a fourth N+ type packed crystalline silicon thin film layer 113.
また VSSの配線は、1層目のN++多結晶シリコン
薄膜層105である。VDDの配線は、VSSの配線1
05と平行に形成されるとともに負荷用PチャンネルM
ISトランジスタR1及びR2のソースと一体形成され
た3層目のP+型多結晶シリコン薄膜層108である。Further, the VSS wiring is the first N++ polycrystalline silicon thin film layer 105. VDD wiring is VSS wiring 1
P channel M for loading is formed parallel to 05.
This is a third P+ type polycrystalline silicon thin film layer 108 formed integrally with the sources of IS transistors R1 and R2.
ワード線WLの配線は、VSSの配線105と平行に形
成されるとともに伝送用Nチャンネル材工Sトランジス
タQ3及びQ4のゲート電極と一体形成された4層目の
N“型多結晶シリコン薄膜層113である。ビット線対
BL及び/BLの配線は、VSSの配線105及びワー
ド1jlWL113と直交して形成されるとともにコン
タクトホール138及び139に接続されたアルミニュ
ーム配線層120である。The word line WL wiring is formed parallel to the VSS wiring 105, and is formed using a fourth N" type polycrystalline silicon thin film layer 113 formed integrally with the gate electrodes of the transmission N-channel material S transistors Q3 and Q4. The wiring for the bit line pair BL and /BL is an aluminum wiring layer 120 formed orthogonally to the VSS wiring 105 and word 1jlWL 113 and connected to contact holes 138 and 139.
本発明によれば、伝送用NチャンネルMISトランジス
タQ3及びQ4のチャンネル部をP−型単結晶シリコン
基板100表面に設けず駆動用NチャンネルMIS ト
ランジスタQ1及びQ2もしくは負荷用PチャンネルM
IS トランジスタR1及びR2上に絶縁膜を介して形
成された5層目のP−型多結晶シリコン薄膜層116及
び117に設けることによって、トランジスタの移動度
がチャンネル部をP−型単結晶シリコン基板100表面
に設けられたトランジスタよりも低いのでWの最小寸法
を使用しなくても良い。According to the present invention, the channel portions of the transmission N-channel MIS transistors Q3 and Q4 are not provided on the surface of the P-type single crystal silicon substrate 100, and the drive N-channel MIS transistors Q1 and Q2 or the load P-channel M
By providing the fifth P-type polycrystalline silicon thin film layers 116 and 117 formed on IS transistors R1 and R2 with an insulating film interposed therebetween, the mobility of the transistors can be improved by connecting the channel portion to the P-type single crystal silicon substrate. 100, so it is not necessary to use the minimum dimension of W.
更に、伝送用NチャンネルMISトランジスタQ3及び
Q4を駆動用NチャンネルMISトランジスタQ1及び
Q2と同じP−型単結晶シリコン基板100表面に設け
ないので、伝送用NチャンネルMISトランジスタQ3
及びQ4を設けるための面積が不要となった。Furthermore, since the transmission N-channel MIS transistors Q3 and Q4 are not provided on the same surface of the P-type single crystal silicon substrate 100 as the drive N-channel MIS transistors Q1 and Q2, the transmission N-channel MIS transistor Q3
The area for providing Q4 is no longer required.
尚 本発明は、1層目・2層目・4層目のN1型多結晶
シリコン薄膜層の代りにポリサイド藩膜層、3層目のP
+型及びN−型多結晶シリコン薄膜層の代りにP1型及
びN−型車結晶シリコンWI膜層もしくはチャンネル部
のみがN−型単結晶シリコンまたは多結晶シリコン薄膜
層、5層目のN+型及びP−型多結晶シリコン薄膜層の
代りにN+型及びP−型単結晶シリコン薄膜層もしくは
チャンネル部のみがP−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。In addition, in the present invention, a polycide film layer is used instead of the N1 type polycrystalline silicon thin film layers in the first, second, and fourth layers, and P in the third layer.
Instead of + type and N- type polycrystalline silicon thin film layers, P1 type and N- type car crystal silicon WI film layers or only the channel part is N- type single crystal silicon or polycrystalline silicon thin film layer, and the fifth layer is N+ type And the semiconductor material used is not limited, such as an N+ type and P- type single crystal silicon thin film layer instead of the P- type polycrystalline silicon thin film layer, or a P- type single crystal silicon or polycrystalline silicon thin film layer only for the channel part. Needless to say.
また、伝送用MISトランジスタQ3及びQ4としてN
チャンネルMISトランジスタを用いたが、Pチャンネ
ルMISトランジスタを用いても同様な効果が得られる
のは言うまでもない。In addition, as the transmission MIS transistors Q3 and Q4, N
Although channel MIS transistors are used, it goes without saying that similar effects can be obtained by using P-channel MIS transistors.
− 15−
[5e明の効果]
以上述べたように、伝送用M工sトランジスタQ3及び
Q4を駆動用M工sトランジスタQl及びQ2もしくは
負荷用MIS+−ランジスタR1及びR2上に絶縁膜を
介して設けることによって、伝送用MISトランジスタ
Q3及びQ4を形成する面積が不要になりチップサイズ
の大幅な低減が実現できた。- 15 - [Effect of 5e light] As described above, the transmission M-s transistors Q3 and Q4 are connected to the driving M-s transistors Ql and Q2 or the load MIS+- transistors R1 and R2 via an insulating film. By providing this, the area for forming the transmission MIS transistors Q3 and Q4 becomes unnecessary, and the chip size can be significantly reduced.
第1図及び第2図は、本発明による平面図及び断面図で
ある。
第3図は、第1図及び第2図に示した本発明によるCM
ISスタティック型メモ型上モリセル図である。
第4図及び第5図は、従来技術による平面図及び断面図
である。
第6図は、第4図及び第5図に示した従来技術によるC
MISスタティック型メモ型上モリセル図である。
以上1 and 2 are a plan view and a sectional view according to the present invention. FIG. 3 shows the CM according to the present invention shown in FIGS. 1 and 2.
It is a Morisel diagram of IS static type memo type. 4 and 5 are a plan view and a sectional view according to the prior art. FIG. 6 shows the C according to the prior art shown in FIGS. 4 and 5.
It is a Morisel diagram of MIS static type memo type. that's all
Claims (1)
た駆動用MISトランジスタQ1及びQ2と、チャンネ
ル部が絶縁膜上の単結晶シリコン薄膜または多結晶シリ
コン薄膜に形成された負荷用MISトランジスタR1及
びR2と伝送用MISトランジスタQ3及びQ4とによ
ってスタティック型メモリセルが構成され、伝送用MI
SトランジスタQ3及びQ4は負荷用MISトランジス
タR1及びR2上に絶縁膜を介して形成されるとともに
伝送用MISトランジスタQ3及びQ4とビット線対と
の接続部の少なくとも一部がVDDもしくはVSSの配
線上に形成されていることを特徴とする半導体集積回路
装置。 2)請求項1記載の駆動用MISトランジスタQ1及び
Q2と伝送用MISトランジスタQ3及びQ4が第1導
電型のMISトランジスタであり、負荷用MISトラン
ジスタR1及びR2が前記第1導電型とは異なる第2導
電型のMISトランジスタであることを特徴とする半導
体集積回路装置。 3)請求項2記載の第1導電型がN型であり、第2導電
型がP型であることを特徴とする半導体集積回路装置。 4)請求項1記載の駆動用MISトランジスタQ1及び
Q2が第1導電型のMISトランジスタであり、伝送用
MISトランジスタQ3及びQ4と負荷用MISトラン
ジスタR1及びR2が前記第1導電型とは異なる第2導
電型のMISトランジスタであることを特徴とする半導
体集積回路装置。 5)請求項4記載の第1導電型がN型であり、第2導電
型がP型であることを特徴とする半導体集積回路装置。[Claims] 1) Drive MIS transistors Q1 and Q2 whose channel portions are formed on the surface of a single-crystal silicon substrate, and a load whose channel portions are formed on a single-crystal silicon thin film or a polycrystalline silicon thin film on an insulating film. A static memory cell is configured by MIS transistors R1 and R2 for transmission and MIS transistors Q3 and Q4 for transmission.
The S transistors Q3 and Q4 are formed on the load MIS transistors R1 and R2 via an insulating film, and at least a part of the connection between the transmission MIS transistors Q3 and Q4 and the bit line pair is on the VDD or VSS wiring. A semiconductor integrated circuit device characterized in that it is formed in. 2) The driving MIS transistors Q1 and Q2 and the transmission MIS transistors Q3 and Q4 according to claim 1 are MIS transistors of a first conductivity type, and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 3) A semiconductor integrated circuit device according to claim 2, wherein the first conductivity type is N type and the second conductivity type is P type. 4) The driving MIS transistors Q1 and Q2 according to claim 1 are MIS transistors of a first conductivity type, and the transmission MIS transistors Q3 and Q4 and the load MIS transistors R1 and R2 are MIS transistors of a first conductivity type different from the first conductivity type. A semiconductor integrated circuit device characterized by being a two-conductivity type MIS transistor. 5) A semiconductor integrated circuit device according to claim 4, wherein the first conductivity type is N type and the second conductivity type is P type.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1286506A JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
DE69011038T DE69011038T2 (en) | 1989-11-02 | 1990-10-31 | Integrated semiconductor circuit. |
KR1019900017519A KR910010741A (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit device |
EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1286506A JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
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JPH03148169A true JPH03148169A (en) | 1991-06-24 |
Family
ID=17705293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP1286506A Pending JPH03148169A (en) | 1989-11-02 | 1989-11-02 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
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JP (1) | JPH03148169A (en) |
-
1989
- 1989-11-02 JP JP1286506A patent/JPH03148169A/en active Pending
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