JP3011416B2 - スタティック型メモリ - Google Patents
スタティック型メモリInfo
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- JP3011416B2 JP3011416B2 JP1094871A JP9487189A JP3011416B2 JP 3011416 B2 JP3011416 B2 JP 3011416B2 JP 1094871 A JP1094871 A JP 1094871A JP 9487189 A JP9487189 A JP 9487189A JP 3011416 B2 JP3011416 B2 JP 3011416B2
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- Japan
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- gate electrode
- polysilicon layer
- mos transistor
- channel
- diffusion region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Static Random-Access Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はポリシンコン薄膜トランジスタを使用した
スタティック型メモリに関する。
スタティック型メモリに関する。
（従来の技術） 最近、ポリシリコン層によって構成された高抵抗負荷
素子の代わりに、ポリシリコン薄膜トランジスタ（Thin
Film Transistor、以下、TFTと称する）を負荷素子と
して使用したスタティック型メモリ（SRAM）が開発され
ている。このTFTを用いたSRAMメモリセルは、ポリシリ
コン層からなる高抵抗負荷素子を使用したメモリセルと
完全CMOS型メモリセルとの中間に位置し、前者の高集積
性と後者の静止時における低電力性及び動作の安定性の
長所を兼ね備えた次世代のメモリセルとなる可能性を持
つものである。
素子の代わりに、ポリシリコン薄膜トランジスタ（Thin
Film Transistor、以下、TFTと称する）を負荷素子と
して使用したスタティック型メモリ（SRAM）が開発され
ている。このTFTを用いたSRAMメモリセルは、ポリシリ
コン層からなる高抵抗負荷素子を使用したメモリセルと
完全CMOS型メモリセルとの中間に位置し、前者の高集積
性と後者の静止時における低電力性及び動作の安定性の
長所を兼ね備えた次世代のメモリセルとなる可能性を持
つものである。
TFTを用いたSRAMメモリセルの等価回路を第２図に示
す。トランスファゲートQ1,Q2の各一端はビット線BL,▲
▼に接続され、各他端は記憶ノードA,Bにそれぞれ
接続されている。また、上記両トランスファゲートのゲ
ートはワード線WLに共通に接続されている。上記一方の
記憶ノードＡにはＮチャネルのMOSトランジスタQ3及び
ＰチャネルのTFT Q4それぞれのドレインが接続されて
いる。上記両トランジスタQ3,Q4のゲートは上記他方の
記憶ノードＢに接続され、トランジスタQ3のソースはア
ース電位VSSに、トランジスタQ4のソースは電源電位VCC
にそれぞれ接続されている。同様に、他方の記憶ノード
ＢにはＮチャネルのMOSトランジスタQ5及びＰチャネル
のTFT Q6それぞれのドレインが接続され、両トランジ
スタQ5,Q6のゲートは上記一方の記憶ノードＡに接続さ
れ、トランジスタQ5のソースはアース電位VSSに、トラ
ンジスタQ6のソースは電源電位VCCにそれぞれ接続され
ている。
す。トランスファゲートQ1,Q2の各一端はビット線BL,▲
▼に接続され、各他端は記憶ノードA,Bにそれぞれ
接続されている。また、上記両トランスファゲートのゲ
ートはワード線WLに共通に接続されている。上記一方の
記憶ノードＡにはＮチャネルのMOSトランジスタQ3及び
ＰチャネルのTFT Q4それぞれのドレインが接続されて
いる。上記両トランジスタQ3,Q4のゲートは上記他方の
記憶ノードＢに接続され、トランジスタQ3のソースはア
ース電位VSSに、トランジスタQ4のソースは電源電位VCC
にそれぞれ接続されている。同様に、他方の記憶ノード
ＢにはＮチャネルのMOSトランジスタQ5及びＰチャネル
のTFT Q6それぞれのドレインが接続され、両トランジ
スタQ5,Q6のゲートは上記一方の記憶ノードＡに接続さ
れ、トランジスタQ5のソースはアース電位VSSに、トラ
ンジスタQ6のソースは電源電位VCCにそれぞれ接続され
ている。
このメモリセルにおいて、トランジスタQ3とTFT Q4
及びトランジスタQ5とTFT Q6はそれぞれ相補型CMOSイ
ンバータを構成している。これら相補型CMOSインバータ
の負荷素子として用いられるTFTはトランジスタとして
動作するので、このTFTがオフ状態のときにはほとんど
電流が流れず、オン状態のときには従来の高抵抗負荷素
子を用いたメモリに比べて十分に大きなオン電流を流す
ことができる。
及びトランジスタQ5とTFT Q6はそれぞれ相補型CMOSイ
ンバータを構成している。これら相補型CMOSインバータ
の負荷素子として用いられるTFTはトランジスタとして
動作するので、このTFTがオフ状態のときにはほとんど
電流が流れず、オン状態のときには従来の高抵抗負荷素
子を用いたメモリに比べて十分に大きなオン電流を流す
ことができる。
ところで、TFTを負荷素子として使用するSRAMメモリ
セルは、これまでに２種類の構造が発表されている。
セルは、これまでに２種類の構造が発表されている。
第３図はこのうちの一方の構造を示し、第３図（ａ）
はパターン平面図、第３図（ｂ）は同図（ａ）のＢ−
Ｂ′線に沿った断面図である。図において、51はＰ型の
半導体領域、52はフィールド絶縁膜、53はＮチャネルMO
Sトランジスタのソースもしくはドレイン領域となるN+
拡散領域、54はＮチャネルMOSトランジスタのゲート電
極及びＰチャネルのTFTのゲート電極となる第１層目の
ポリシリコン層、55はＰチャネルのTFTのチャネル領域
及びソース，ドレイン領域となる第２層目のポリシリコ
ン層、56はこの第２層目のポリシリコン層55に形成さ
れ、実質的に不純物が導入されないTFTのチャネル領
域、57はアース配線となるシリサイド層、58は主ワード
線となるシリサイド層、59は一方のビット線BLとなるア
ルミニウム層、60は他方のビット線BLとなるアルミニウ
ム層である。
はパターン平面図、第３図（ｂ）は同図（ａ）のＢ−
Ｂ′線に沿った断面図である。図において、51はＰ型の
半導体領域、52はフィールド絶縁膜、53はＮチャネルMO
Sトランジスタのソースもしくはドレイン領域となるN+
拡散領域、54はＮチャネルMOSトランジスタのゲート電
極及びＰチャネルのTFTのゲート電極となる第１層目の
ポリシリコン層、55はＰチャネルのTFTのチャネル領域
及びソース，ドレイン領域となる第２層目のポリシリコ
ン層、56はこの第２層目のポリシリコン層55に形成さ
れ、実質的に不純物が導入されないTFTのチャネル領
域、57はアース配線となるシリサイド層、58は主ワード
線となるシリサイド層、59は一方のビット線BLとなるア
ルミニウム層、60は他方のビット線BLとなるアルミニウ
ム層である。
この構造では、第３図（ｂ）に示すように、Ｎチャネ
ルMOSトランジスタのチャネル長方向とTFTのチャネル長
方向とが一致している。しかるに、TFTは、ゲート電極
とチャネル領域及びソース，ドレイン領域が通常のMOS
トランジスタの構造に比べて上下関係が逆になるため、
ゲート電極に対してソース，ドレイン領域を自己整合的
に形成することができない。従って、TFTのチャネル長
は、ソース，ドレイン領域を自己整合的に形成すること
ができるＮチャネルMOSトランジスタに比べて長くとる
必要があり、メモリセルサイズが増大するという問題が
ある。そこで、この構造のメモリセルでは、図示するよ
うにオフセット（OFF SET）を設けることでこれを回避
するようにしている。しかし、アライメント（合わせ）
に要する許容範囲が狭く、TFT特性にバラツキが生じる
要因ともなり、SRAMメモリセルの形成方法としては極め
て実用性に乏しいものである。
ルMOSトランジスタのチャネル長方向とTFTのチャネル長
方向とが一致している。しかるに、TFTは、ゲート電極
とチャネル領域及びソース，ドレイン領域が通常のMOS
トランジスタの構造に比べて上下関係が逆になるため、
ゲート電極に対してソース，ドレイン領域を自己整合的
に形成することができない。従って、TFTのチャネル長
は、ソース，ドレイン領域を自己整合的に形成すること
ができるＮチャネルMOSトランジスタに比べて長くとる
必要があり、メモリセルサイズが増大するという問題が
ある。そこで、この構造のメモリセルでは、図示するよ
うにオフセット（OFF SET）を設けることでこれを回避
するようにしている。しかし、アライメント（合わせ）
に要する許容範囲が狭く、TFT特性にバラツキが生じる
要因ともなり、SRAMメモリセルの形成方法としては極め
て実用性に乏しいものである。
第４図はTFTを負荷素子として使用するSRAMメモリセ
ルの他の構造を示す図であり、第４図（ａ）はパターン
平面図、第４図（ｂ）は同図（ａ）のＣ−Ｃ′線に沿っ
た断面図である。図において、71はＰ型の半導体領域、
72はフィールド絶縁膜、73はＮチャネルMOSトランジス
タのソースもしくはドレイン領域となるN+拡散領域、74
はＮチャネルMOSトランジスタのゲート電極となる第１
層目のポリシリコン層、75はＰチャネルのTFTゲート電
極となる第２層目のポリシリコン層、74はＰチャネルの
TFTのチャネル領域及びソース，ドレイン領域となる第
３層目のポリシリコン層、77はこの第３層目のポリシリ
コン層76に形成され、不純物が実質的に導入されず、高
抵抗状態のままにされたTFTのチャネル領域である。こ
こで、ワード線WL及びアース配線はそれぞれ上記第１層
目のポリシリコン層を用いて構成され、電源電位VCCを
伝達するための配線は上記第３層目のポリシリコン層を
用いて構成されている。なお、第４図（ａ）ではN+拡散
領域は図示していない。
ルの他の構造を示す図であり、第４図（ａ）はパターン
平面図、第４図（ｂ）は同図（ａ）のＣ−Ｃ′線に沿っ
た断面図である。図において、71はＰ型の半導体領域、
72はフィールド絶縁膜、73はＮチャネルMOSトランジス
タのソースもしくはドレイン領域となるN+拡散領域、74
はＮチャネルMOSトランジスタのゲート電極となる第１
層目のポリシリコン層、75はＰチャネルのTFTゲート電
極となる第２層目のポリシリコン層、74はＰチャネルの
TFTのチャネル領域及びソース，ドレイン領域となる第
３層目のポリシリコン層、77はこの第３層目のポリシリ
コン層76に形成され、不純物が実質的に導入されず、高
抵抗状態のままにされたTFTのチャネル領域である。こ
こで、ワード線WL及びアース配線はそれぞれ上記第１層
目のポリシリコン層を用いて構成され、電源電位VCCを
伝達するための配線は上記第３層目のポリシリコン層を
用いて構成されている。なお、第４図（ａ）ではN+拡散
領域は図示していない。
この構造はＮチャネルMOSトランジスタのゲート電極
とは別個にTFTのゲート電極をＮチャネルMOSトランジス
タの上部に設け、その上にさらにTFTのチャネル領域及
びソース，ドレイン領域となる第３層目のポリシリコン
層を設けるようにしたものである。この構造では、TFT
が自己整合的に形成できない点は上記第３図の場合と同
様であるが、図から明らかなようにTFTのチャネル長方
向はＮチャネルMOSトランジスタのチャネル長方向と交
差しているため、ＮチャネルMOSトランジスタのチャネ
ル長にかかわらずに自己整合的でないTFTのチャネル長
を十分に長くとることができ、アライメント許容の欠点
を補った構造になっている。
とは別個にTFTのゲート電極をＮチャネルMOSトランジス
タの上部に設け、その上にさらにTFTのチャネル領域及
びソース，ドレイン領域となる第３層目のポリシリコン
層を設けるようにしたものである。この構造では、TFT
が自己整合的に形成できない点は上記第３図の場合と同
様であるが、図から明らかなようにTFTのチャネル長方
向はＮチャネルMOSトランジスタのチャネル長方向と交
差しているため、ＮチャネルMOSトランジスタのチャネ
ル長にかかわらずに自己整合的でないTFTのチャネル長
を十分に長くとることができ、アライメント許容の欠点
を補った構造になっている。
しかしながら、第４図（ｂ）の構造から分かるよう
に、ポリシリコン層が３層構造になるために相当複雑な
構造になり、又、各層間のコンクタトホールもビット線
およびワード線との接続を図るコンクタトホールを除い
ても１メモリセル当たり７個と多い。また、TFTのゲー
ト酸化膜はポリシリコン層上に堆積する層間膜を使用せ
ざるを得ない。この堆積膜は熱酸化膜に比べて膜質的に
ピンホール、耐圧、均一性等の面で劣り、薄膜化できな
い等の製造技術的な困難性の問題も存在する。
に、ポリシリコン層が３層構造になるために相当複雑な
構造になり、又、各層間のコンクタトホールもビット線
およびワード線との接続を図るコンクタトホールを除い
ても１メモリセル当たり７個と多い。また、TFTのゲー
ト酸化膜はポリシリコン層上に堆積する層間膜を使用せ
ざるを得ない。この堆積膜は熱酸化膜に比べて膜質的に
ピンホール、耐圧、均一性等の面で劣り、薄膜化できな
い等の製造技術的な困難性の問題も存在する。
（発明が解決しようとする課題） このように第３図に示す従来のSRAMメモリセルでは、
非自己整合的素子であるTFTのチャネル長を十分にとる
ことができない、均一なTFTの製造することが困難、ポ
リシリコン間の層間堆積膜がTFTのゲート酸化膜となり
膜質的に薄膜にすることが困難等の問題がある。
非自己整合的素子であるTFTのチャネル長を十分にとる
ことができない、均一なTFTの製造することが困難、ポ
リシリコン間の層間堆積膜がTFTのゲート酸化膜となり
膜質的に薄膜にすることが困難等の問題がある。
他方、第４図に示す従来のSRAMメモリセルでは、３層
ポリシリコン構造になり製造技術的に複雑、メモリセル
内の内部接続のためにコンクタトホールが７個と多くな
る、ポリシリコン間の層間堆積膜がTFTのゲート酸化膜
となり膜質的に薄膜にすることが困難等の問題がある。
ポリシリコン構造になり製造技術的に複雑、メモリセル
内の内部接続のためにコンクタトホールが７個と多くな
る、ポリシリコン間の層間堆積膜がTFTのゲート酸化膜
となり膜質的に薄膜にすることが困難等の問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、特性が良好なTFTを均一に製造で
き、またTFTのゲート酸化膜の薄膜化が可能であり、さ
らに製造技術的に複雑さを伴わないスタティック型メモ
リを提供することにある。
であり、その目的は、特性が良好なTFTを均一に製造で
き、またTFTのゲート酸化膜の薄膜化が可能であり、さ
らに製造技術的に複雑さを伴わないスタティック型メモ
リを提供することにある。
この発明の他の目的は、下層に形成されたMOSトラン
ジスタと上層に形成されたMOSトランジスタとのチャネ
ル長方向が互いに交差するように構成することによっ
て、より高集積化が可能な半導体装置を提供することに
ある。
ジスタと上層に形成されたMOSトランジスタとのチャネ
ル長方向が互いに交差するように構成することによっ
て、より高集積化が可能な半導体装置を提供することに
ある。
［発明の構成］ （課題を解決するための手段と作用） この発明のスタティック型メモリは、それぞれ半導体
基板内にソース、ドレイン領域が形成され、この基板上
に第１のポリシリコン層で構成されたゲート電極が形成
された駆動用の第１チャネル型の第１、第２のMOSトラ
ンジスタと、それぞれ上記第１のポリシリコン層とは異
なる層の第２のポリシリコン層内にソース、ドレイン領
域が形成され、ゲート電極が上記基板内の拡散領域で構
成された負荷用の第２チャネル型の第３、第４のMOSト
ランジスタとを具備し、上記第１のMOSトランジスタの
ゲート電極と第３のMOSトランジスタのドレイン領域と
が第１の記憶ノードに接続され、上記第２のMOSトラン
ジスタのゲート電極と第４のMOSトランジスタのドレイ
ン領域とが第２の記憶ノードに接続され、上記第１、第
２のMOSトランジスタと上記第３、第４のMOSトランジス
タのチャネル長方向が互いに交差するように構成し、か
つ上記第１、第２のMOSトランジスタのゲート電極それ
ぞれと上記第３、第４のMOSトランジスタのチャネル領
域それぞれとが互いに接触せずに離れた状態で設けら
れ、かつ上記第１のポリシリコン層と第２のポリシリコ
ン層とは酸化膜を介して交差している領域を有し、上記
第１及び第２の記憶ノードが近接して配置されているこ
とを特徴とする。
基板内にソース、ドレイン領域が形成され、この基板上
に第１のポリシリコン層で構成されたゲート電極が形成
された駆動用の第１チャネル型の第１、第２のMOSトラ
ンジスタと、それぞれ上記第１のポリシリコン層とは異
なる層の第２のポリシリコン層内にソース、ドレイン領
域が形成され、ゲート電極が上記基板内の拡散領域で構
成された負荷用の第２チャネル型の第３、第４のMOSト
ランジスタとを具備し、上記第１のMOSトランジスタの
ゲート電極と第３のMOSトランジスタのドレイン領域と
が第１の記憶ノードに接続され、上記第２のMOSトラン
ジスタのゲート電極と第４のMOSトランジスタのドレイ
ン領域とが第２の記憶ノードに接続され、上記第１、第
２のMOSトランジスタと上記第３、第４のMOSトランジス
タのチャネル長方向が互いに交差するように構成し、か
つ上記第１、第２のMOSトランジスタのゲート電極それ
ぞれと上記第３、第４のMOSトランジスタのチャネル領
域それぞれとが互いに接触せずに離れた状態で設けら
れ、かつ上記第１のポリシリコン層と第２のポリシリコ
ン層とは酸化膜を介して交差している領域を有し、上記
第１及び第２の記憶ノードが近接して配置されているこ
とを特徴とする。
また、この発明のスタティック型メモリは、第１及び
第２の記憶ノードと、ドレイン拡散領域が上記第１の記
憶ノードに、ソース拡散領域が第１の電源電位にそれぞ
れ接続され、ゲート電極が第１のポリシリコン層で構成
され、このゲート電極が上記第２の記憶ノードに接続さ
れた駆動用の第１チャネル型の第１のMOSトランジスタ
と、ドレイン拡散領域が上記第２の記憶ノードに、ソー
ス拡散領域が第１の電源電位にそれぞれ接続され、ゲー
ト電極が上記第１のポリシリコン層で構成され、このゲ
ート電極が上記第１の記憶ノードに接続された駆動用の
第１チャネル型の第２のMOSトランジスタと、チャネル
領域が上記第１のポリシリコン層とは異なる層の第２の
ポリシリコン層で構成され、ゲート電極が上記第２のMO
Sトランジスタのドレイン拡散領域で構成され、ソース
拡散領域が第２の電源電位に、ドレイン拡散領域が上記
第１の記憶ノードにそれぞれ接続され、チャネル長方向
が上記第２のMOSトランジスタのそれと互いに交差する
ように形成されたポリシリコン薄膜トランジスタからな
る第２チャネル型の第３のMOSトランジスタと、チャネ
ル領域が上記第１のポリシリコン層とは異なる層の第２
のポリシリコン層で構成され、ゲート電極が上記第１の
MOSトランジスタのドレイン拡散領域で構成され、ソー
ス拡散領域が第２の電源電位に、ドレイン拡散領域が上
記第２の記憶ノードにそれぞれ接続され、チャネル長方
向が上記第１のMOSトランジスタのそれと互いに交差す
るように形成されたポリシリコン薄膜トランジスタから
なる第２チャネル型の第４のMOSトランジスタとを具備
し、上記第１、第２のMOSトランジスタのゲート電極そ
れぞれと上記第３、第４のMOSトランジスタのチャネル
領域それぞれとが互いに接触せずに離れた状態で設けら
れ、かつ上記第１のポリシリコン層と第２のポリシリコ
ン層とは酸化膜を介して交差している領域を有し、上記
第１及び第２の記憶ノードが近接して配置されているこ
とを特徴とする。
第２の記憶ノードと、ドレイン拡散領域が上記第１の記
憶ノードに、ソース拡散領域が第１の電源電位にそれぞ
れ接続され、ゲート電極が第１のポリシリコン層で構成
され、このゲート電極が上記第２の記憶ノードに接続さ
れた駆動用の第１チャネル型の第１のMOSトランジスタ
と、ドレイン拡散領域が上記第２の記憶ノードに、ソー
ス拡散領域が第１の電源電位にそれぞれ接続され、ゲー
ト電極が上記第１のポリシリコン層で構成され、このゲ
ート電極が上記第１の記憶ノードに接続された駆動用の
第１チャネル型の第２のMOSトランジスタと、チャネル
領域が上記第１のポリシリコン層とは異なる層の第２の
ポリシリコン層で構成され、ゲート電極が上記第２のMO
Sトランジスタのドレイン拡散領域で構成され、ソース
拡散領域が第２の電源電位に、ドレイン拡散領域が上記
第１の記憶ノードにそれぞれ接続され、チャネル長方向
が上記第２のMOSトランジスタのそれと互いに交差する
ように形成されたポリシリコン薄膜トランジスタからな
る第２チャネル型の第３のMOSトランジスタと、チャネ
ル領域が上記第１のポリシリコン層とは異なる層の第２
のポリシリコン層で構成され、ゲート電極が上記第１の
MOSトランジスタのドレイン拡散領域で構成され、ソー
ス拡散領域が第２の電源電位に、ドレイン拡散領域が上
記第２の記憶ノードにそれぞれ接続され、チャネル長方
向が上記第１のMOSトランジスタのそれと互いに交差す
るように形成されたポリシリコン薄膜トランジスタから
なる第２チャネル型の第４のMOSトランジスタとを具備
し、上記第１、第２のMOSトランジスタのゲート電極そ
れぞれと上記第３、第４のMOSトランジスタのチャネル
領域それぞれとが互いに接触せずに離れた状態で設けら
れ、かつ上記第１のポリシリコン層と第２のポリシリコ
ン層とは酸化膜を介して交差している領域を有し、上記
第１及び第２の記憶ノードが近接して配置されているこ
とを特徴とする。
この発明のスタティック型メモリによれば、ポリシリ
コン薄膜トランジスタのゲート電極を拡散領域により構
成することにより、従来のポリシリコン層による高抵抗
負荷素子を用いたスタティック型メモリの構造に近くな
り、ポリシリコン層も２層にでき、素子の高集積化と共
に従来とプロセスコンパチビリティーのあるメモリを得
ることができる。
コン薄膜トランジスタのゲート電極を拡散領域により構
成することにより、従来のポリシリコン層による高抵抗
負荷素子を用いたスタティック型メモリの構造に近くな
り、ポリシリコン層も２層にでき、素子の高集積化と共
に従来とプロセスコンパチビリティーのあるメモリを得
ることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。第１図はこの発明をスタティック型メモリに実施し
た場合の１個のSRAMメモリセルの構造を示す図であり、
第１図（ａ）はパターン平面図、第１図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿った断面図である。なお、この
メモリセルの等価回路は前記第２図の場合と同様であ
る。
る。第１図はこの発明をスタティック型メモリに実施し
た場合の１個のSRAMメモリセルの構造を示す図であり、
第１図（ａ）はパターン平面図、第１図（ｂ）は同図
（ａ）のＡ−Ａ′線に沿った断面図である。なお、この
メモリセルの等価回路は前記第２図の場合と同様であ
る。
図において、11はＰ型の半導体領域、12はフィールド
絶縁膜、13は前記ＮチャネルMOSトランジスタQ1のソー
スもしくはドレイン領域となるN+拡散領域、14はこのＮ
チャネルMOSトランジスタQ1のドレインもしくはソース
領域となるN+拡散領域、15は前記ＮチャネルMOSトラン
ジスタQ2のソースもしくはドレイン領域となるN+拡散領
域、16はこのＮチャネルMOSトランジスタQ2のドレイン
もしくはソース領域及び前記ＮチャネルMOSトランジス
タQ5のドレイン領域となるN+拡散領域、17はこのＮチャ
ネルMOSトランジスタQ5のソース領域となるN+拡散領
域、18は前記ＮチャネルMOSトランジスタQ3のドレイン
領域となるN+拡散領域、19はこのＮチャネルMOSトラン
ジスタQ3のソース領域となるN+拡散領域、20は第１層目
のポリシリコン層からなるＮチャネルMOSトランジスタQ
1,Q2のゲート電極、21は第１層目のポリシリコン層から
なるＮチャネルMOSトランジスタQ5のゲート電極、22は
第１層目のポリシリコン層からなるＮチャネルMOSトラ
ンジスタQ3のゲート電極、23は例えば200Å程度の膜厚
の第２層目のポリシリコン層、24は上記第２層目のポリ
シリコン層23上に設けられたCVD酸化膜、25はこのCVD酸
化膜24上に設けられたBPSG膜、26はこのBPSG膜25上に設
けられたCVD酸化膜、27はこのCVD酸化膜26上に設けられ
たBPSG膜であり、28,29は上記BPSG膜27上に設けられた
アルミニウム層からなるビット線である。
絶縁膜、13は前記ＮチャネルMOSトランジスタQ1のソー
スもしくはドレイン領域となるN+拡散領域、14はこのＮ
チャネルMOSトランジスタQ1のドレインもしくはソース
領域となるN+拡散領域、15は前記ＮチャネルMOSトラン
ジスタQ2のソースもしくはドレイン領域となるN+拡散領
域、16はこのＮチャネルMOSトランジスタQ2のドレイン
もしくはソース領域及び前記ＮチャネルMOSトランジス
タQ5のドレイン領域となるN+拡散領域、17はこのＮチャ
ネルMOSトランジスタQ5のソース領域となるN+拡散領
域、18は前記ＮチャネルMOSトランジスタQ3のドレイン
領域となるN+拡散領域、19はこのＮチャネルMOSトラン
ジスタQ3のソース領域となるN+拡散領域、20は第１層目
のポリシリコン層からなるＮチャネルMOSトランジスタQ
1,Q2のゲート電極、21は第１層目のポリシリコン層から
なるＮチャネルMOSトランジスタQ5のゲート電極、22は
第１層目のポリシリコン層からなるＮチャネルMOSトラ
ンジスタQ3のゲート電極、23は例えば200Å程度の膜厚
の第２層目のポリシリコン層、24は上記第２層目のポリ
シリコン層23上に設けられたCVD酸化膜、25はこのCVD酸
化膜24上に設けられたBPSG膜、26はこのBPSG膜25上に設
けられたCVD酸化膜、27はこのCVD酸化膜26上に設けられ
たBPSG膜であり、28,29は上記BPSG膜27上に設けられた
アルミニウム層からなるビット線である。
なお、上記CVD酸化膜24、BPSG膜25、CVD酸化膜26及び
BPSG膜27は表面保護膜を構成しているものであるが、表
面保護膜はこの４層膜である必要はない。
BPSG膜27は表面保護膜を構成しているものであるが、表
面保護膜はこの４層膜である必要はない。
上記一方のビット線28はコンクタトホール30を介して
上記N+拡散領域13と、他方のビット線29はコンクタトホ
ール31を介して上記N+拡散領域15とそれぞれ接続されて
いる。また、上記N+拡散領域14とＮチャネルMOSトラン
ジスタQ5のゲート電極21とはコンクタトホール32を介し
て、このゲート電極21と第２層目のポリシリコン層23と
はコンクタトホール33を介してそれぞれ接続され、N+拡
散領域16とＮチャネルMOSトランジスタQ3のゲート電極2
2とはコンクタトホール34を介して、このゲート電極22
と第２層目のポリシリコン層23とはコンクタトホール35
を介してそれぞれ接続され、さらにＮチャネルMOSトラ
ンジスタQ3のドレイン領域となるN+拡散領域18とＮチャ
ネルMOSトランジスタQ5のゲート電極21とはコンクタト
ホール36を介して接続されている。
上記N+拡散領域13と、他方のビット線29はコンクタトホ
ール31を介して上記N+拡散領域15とそれぞれ接続されて
いる。また、上記N+拡散領域14とＮチャネルMOSトラン
ジスタQ5のゲート電極21とはコンクタトホール32を介し
て、このゲート電極21と第２層目のポリシリコン層23と
はコンクタトホール33を介してそれぞれ接続され、N+拡
散領域16とＮチャネルMOSトランジスタQ3のゲート電極2
2とはコンクタトホール34を介して、このゲート電極22
と第２層目のポリシリコン層23とはコンクタトホール35
を介してそれぞれ接続され、さらにＮチャネルMOSトラ
ンジスタQ3のドレイン領域となるN+拡散領域18とＮチャ
ネルMOSトランジスタQ5のゲート電極21とはコンクタト
ホール36を介して接続されている。
なお、上記コンタクトホール36の付近で、第１層目の
ポリシリコン層からなるゲート電極21と第２層目おポリ
シリコン層23とは互いに交差している領域を有するが、
この交差領域では当然のことながら、第１層目のポリシ
リコン層と第２層目のポリシリコン層とは酸化膜を介し
て互いに絶縁分離されていることはもちろんである。
ポリシリコン層からなるゲート電極21と第２層目おポリ
シリコン層23とは互いに交差している領域を有するが、
この交差領域では当然のことながら、第１層目のポリシ
リコン層と第２層目のポリシリコン層とは酸化膜を介し
て互いに絶縁分離されていることはもちろんである。
また、上記第２層目のポリシリコン層23の大部分には
Ｐ型の不純物が高濃度に導入され、低抵抗化されている
が、上記N+拡散領域16と対向するこのポリシリコン層23
の一部領域37には実質的に不純物が導入されず、元の高
抵抗状態のままにされている。この一部領域37は前記TF
T Q4のチャネル領域となっており、この領域37は下部
のN+拡散領域16を熱酸化することにより得られる熱酸化
膜38を介してN+拡散領域16と重なっている。さらに上記
N+拡散領域18と対向するポリシリコン層23の一部領域39
にも実質的に不純物が導入されていず、元の高抵抗状態
のままにされている。この一部領域39は前記TFT Q6の
チャネル領域となっており、この領域39は下部のN+拡散
領域18を熱酸化することにより得られる熱酸化膜（図示
せず）を介してN+拡散領域18と重なっている。そして、
第１図（ｂ）に示されているようにＮチャネルMOSトラ
ンジスタQ5のゲート電極21と、TFT Q4のチャネル領域
であるポリシンコン層23の一部領域37とは互いに接触せ
ずに離れた状態で設けられている。同様に、Ｎチャネル
MOSトランジスタQ3のゲート電極22と、TFT Q6のチャネ
ル領域であるポリシンコン層23の一部領域39とは互いに
接触せずに離れた状態で設けられている。このような構
成でなるメモリセルでは、TFT Q4,Q6のゲート電極とし
てＮチャネルMOSトランジスタQ5,Q3のドレイン領域であ
るN+拡散領域18,16を用いるようにしており、TFT Q4,Q
6のゲート長方向と、ＮチャネルMOSトランジスタQ5,Q3
のゲート長方向とが互いに交差するように各両トランジ
スタが積層されている。
Ｐ型の不純物が高濃度に導入され、低抵抗化されている
が、上記N+拡散領域16と対向するこのポリシリコン層23
の一部領域37には実質的に不純物が導入されず、元の高
抵抗状態のままにされている。この一部領域37は前記TF
T Q4のチャネル領域となっており、この領域37は下部
のN+拡散領域16を熱酸化することにより得られる熱酸化
膜38を介してN+拡散領域16と重なっている。さらに上記
N+拡散領域18と対向するポリシリコン層23の一部領域39
にも実質的に不純物が導入されていず、元の高抵抗状態
のままにされている。この一部領域39は前記TFT Q6の
チャネル領域となっており、この領域39は下部のN+拡散
領域18を熱酸化することにより得られる熱酸化膜（図示
せず）を介してN+拡散領域18と重なっている。そして、
第１図（ｂ）に示されているようにＮチャネルMOSトラ
ンジスタQ5のゲート電極21と、TFT Q4のチャネル領域
であるポリシンコン層23の一部領域37とは互いに接触せ
ずに離れた状態で設けられている。同様に、Ｎチャネル
MOSトランジスタQ3のゲート電極22と、TFT Q6のチャネ
ル領域であるポリシンコン層23の一部領域39とは互いに
接触せずに離れた状態で設けられている。このような構
成でなるメモリセルでは、TFT Q4,Q6のゲート電極とし
てＮチャネルMOSトランジスタQ5,Q3のドレイン領域であ
るN+拡散領域18,16を用いるようにしており、TFT Q4,Q
6のゲート長方向と、ＮチャネルMOSトランジスタQ5,Q3
のゲート長方向とが互いに交差するように各両トランジ
スタが積層されている。
このメモリセルでは、TFT Q4,Q6のチャネル領域が、
高濃度の不純物を含まないポリシリコン層23の一部領域
で、ゲート電極がN+拡散領域でそれぞれ構成され、かつ
チャネル領域が熱酸化膜を介して対向した部分で規定さ
れているため、このTFT Q4,Q6は自己整合的に形成する
ことはできない。しかしながら、チャネル長は自由に決
定することができる。このため、TFT Q4,Q6としてメモ
リセルサイズの増大なしに十分なチャネル長を確保する
ことができる。
高濃度の不純物を含まないポリシリコン層23の一部領域
で、ゲート電極がN+拡散領域でそれぞれ構成され、かつ
チャネル領域が熱酸化膜を介して対向した部分で規定さ
れているため、このTFT Q4,Q6は自己整合的に形成する
ことはできない。しかしながら、チャネル長は自由に決
定することができる。このため、TFT Q4,Q6としてメモ
リセルサイズの増大なしに十分なチャネル長を確保する
ことができる。
しかも、TFT Q4,Q6のゲート酸化膜として、膜質的に
ピンホール、耐圧、均一性等の面で優れた熱酸化膜を使
用することできるので、十分に良質の薄いゲート酸化膜
を特別の技術の付加もなしに製造でき、製造技術的な困
難性の問題も解消される。また、上記実施例のメモリセ
ルは２層ポリシリコン層構造であり、従来の高抵抗負荷
型SRAMメモリセルと同じ構造であるため、製造技術的に
は従来のSRAMに近く、プロセスコンパチビリティーが高
い。さらに、内部接続用のコンクタトホールの数も５個
と少ない。このように上記実施例のメモリセルでは、特
性が良好なTFTを均一に製造でき、またTFTのゲート酸化
膜の薄膜化が可能であり、製造技術的にも複雑さを伴わ
ない。
ピンホール、耐圧、均一性等の面で優れた熱酸化膜を使
用することできるので、十分に良質の薄いゲート酸化膜
を特別の技術の付加もなしに製造でき、製造技術的な困
難性の問題も解消される。また、上記実施例のメモリセ
ルは２層ポリシリコン層構造であり、従来の高抵抗負荷
型SRAMメモリセルと同じ構造であるため、製造技術的に
は従来のSRAMに近く、プロセスコンパチビリティーが高
い。さらに、内部接続用のコンクタトホールの数も５個
と少ない。このように上記実施例のメモリセルでは、特
性が良好なTFTを均一に製造でき、またTFTのゲート酸化
膜の薄膜化が可能であり、製造技術的にも複雑さを伴わ
ない。
しかも、TFT Q4のゲート長方向とＮチャネルMOSトラ
ンジスタQ5のゲート長方向とが互いに交差するように両
トランジスタが積層され、TFT Q6のゲート長方向とＮ
チャネルMOSトランジスタQ3のゲート長方向とが互いに
交差するように両トランジスタが積層されているので、
両トランジスタが占める平面積を十分に小さくすること
ができ、素子の高集積化を図ることができる。
ンジスタQ5のゲート長方向とが互いに交差するように両
トランジスタが積層され、TFT Q6のゲート長方向とＮ
チャネルMOSトランジスタQ3のゲート長方向とが互いに
交差するように両トランジスタが積層されているので、
両トランジスタが占める平面積を十分に小さくすること
ができ、素子の高集積化を図ることができる。
［発明の効果］ 以上説明したようにこの発明によれば、高集積化が可
能な半導体装置を提供することができ、また特性が良好
なTFTを均一に製造でき、またTFTのゲート酸化膜の薄膜
化が可能であり、さらに製造技術的に複雑さを伴わない
高集積化が可能なスタティック型メモリを提供すること
ができる。
能な半導体装置を提供することができ、また特性が良好
なTFTを均一に製造でき、またTFTのゲート酸化膜の薄膜
化が可能であり、さらに製造技術的に複雑さを伴わない
高集積化が可能なスタティック型メモリを提供すること
ができる。
第１図はこの発明の一実施例に係るスタティック型メモ
リで使用されるメモリセルの構造を示す図であり、第１
図（ａ）はパターン平面図、第１図（ｂ）同図（ａ）の
Ａ−Ａ′線に沿った断面図、第２図はTFTを用いたメモ
リセルの等価回路図、第３図は従来のメモリセルの構造
を示し、第３図（ａ）はパターン平面図、第３図（ｂ）
は同図（ａ）のＢ−Ｂ′線に沿った断面図、第４図は上
記とは異なる従来のメモリセルの構造を示し、第４図
（ａ）はパターン平面図、第４図（ｂ）は同図（ａ）の
Ｂ−Ｂ′線に沿った断面図である。 11……Ｐ型の半導体領域、12……フィールド絶縁膜、1
3,14,15,16,17,18,19……N+拡散領域、20,21,22……ゲ
ート電極、23……第２層目のポリシリコン層、28,29…
…ビット線、30,31,33,34,35,36……コンクタトホー
ル、37,39……一部領域、38……熱酸化膜。
リで使用されるメモリセルの構造を示す図であり、第１
図（ａ）はパターン平面図、第１図（ｂ）同図（ａ）の
Ａ−Ａ′線に沿った断面図、第２図はTFTを用いたメモ
リセルの等価回路図、第３図は従来のメモリセルの構造
を示し、第３図（ａ）はパターン平面図、第３図（ｂ）
は同図（ａ）のＢ−Ｂ′線に沿った断面図、第４図は上
記とは異なる従来のメモリセルの構造を示し、第４図
（ａ）はパターン平面図、第４図（ｂ）は同図（ａ）の
Ｂ−Ｂ′線に沿った断面図である。 11……Ｐ型の半導体領域、12……フィールド絶縁膜、1
3,14,15,16,17,18,19……N+拡散領域、20,21,22……ゲ
ート電極、23……第２層目のポリシリコン層、28,29…
…ビット線、30,31,33,34,35,36……コンクタトホー
ル、37,39……一部領域、38……熱酸化膜。
Claims (3)
- 【請求項１】それぞれ半導体基板内にソース、ドレイン
領域が形成され、この基板上に第１のポリシリコン層で
構成されたゲート電極が形成された駆動用の第１チャネ
ル型の第１、第２のMOSトランジスタと、 それぞれ上記第１のポリシリコン層とは異なる層の第２
のポリシリコン層内にソース、ドレイン領域が形成さ
れ、ゲート電極が上記基板内の拡散領域で構成された負
荷用の第２チャネル型の第３、第４のMOSトランジスタ
とを具備し、 上記第１のMOSトランジスタのゲート電極と第３のMOSト
ランジスタのドレイン領域とが第１の記憶ノードに接続
され、上記第２のMOSトランジスタのゲート電極と第４
のMOSトランジスタのドレイン領域とが第２の記憶ノー
ドに接続され、上記第１、第２のMOSトランジスタと上
記第３、第４のMOSトランジスタのチャネル長方向が互
いに交差するように構成し、かつ上記第１、第２のMOS
トランジスタのゲート電極それぞれと上記第３、第４の
MOSトランジスタのチャネル領域それぞれとが互いに接
触せずに離れた状態で設けられ、かつ上記第１のポリシ
リコン層と第２のポリシリコン層とは酸化膜を介して交
差している領域を有し、上記第１及び第２の記憶ノード
が近接して配置されていることを特徴とするスタティッ
ク型メモリ。 - 【請求項２】第１及び第２の記憶ノードと、 ドレイン拡散領域が上記第１の記憶ノードに、ソース拡
散領域が第１の電源電位にそれぞれ接続され、ゲート電
極が第１のポリシリコン層で構成され、このゲート電極
が上記第２の記憶ノードに接続された駆動用の第１チャ
ネル型の第１のMOSトランジスタと、 ドレイン拡散領域が上記第２の記憶ノードに、ソース拡
散領域が第１の電源電位にそれぞれ接続され、ゲート電
極が上記第１のポリシリコン層で構成され、このゲート
電極が上記第１の記憶ノードに接続された駆動用の第１
チャネル型の第２のMOSトランジスタと、 チャネル領域が上記第１のポリシリコン層とは異なる層
の第２のポリシリコン層で構成され、ゲート電極が上記
第２のMOSトランジスタのドレイン拡散領域で構成さ
れ、ソース拡散領域が第２の電源電位に、ドレイン拡散
領域が上記第１の記憶ノードにそれぞれ接続され、チャ
ネル長方向が上記第２のMOSトランジスタのそれと互い
に交差するように形成されたポリシリコン薄膜トランジ
スタからなる第２チャネル型の第３のMOSトランジスタ
と、 チャネル領域が上記第１のポリシリコン層とは異なる層
の第２のポリシリコン層で構成され、ゲート電極が上記
第１のMOSトランジスタのドレイン拡散領域で構成さ
れ、ソース拡散領域が第２の電源電位に、ドレイン拡散
領域が上記第２の記憶ノードにそれぞれ接続され、チャ
ネル長方向が上記第１のMOSトランジスタのそれと互い
に交差するように形成されたポリシリコン薄膜トランジ
スタからなる第２チャネル型の第４のMOSトランジスタ
とを具備し、 上記第１、第２のMOSトランジスタのゲート電極それぞ
れと上記第３、第４のMOSトランジスタのチャネル領域
それぞれとが互いに接触せずに離れた状態で設けられ、
かつ上記第１のポリシリコン層と第２のポリシリコン層
とは酸化膜を介して交差している領域を有し、上記第１
及び第２の記憶ノードが近接して配置されていることを
特徴とするスタティック型メモリ。 - 【請求項３】前記第３及び第４のMOSトランジスタの各
ゲート電極のゲート絶縁膜が、第２、第１のMOSトラン
ジスタの各ドレイン拡散領域上に形成された熱成長膜で
構成されていることを特徴とする請求項２記載のスタテ
ィック型メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094871A JP3011416B2 (ja) | 1989-04-14 | 1989-04-14 | スタティック型メモリ |
| US07/506,830 US5157474A (en) | 1989-04-14 | 1990-04-10 | Static memory |
| DE69027474T DE69027474T2 (de) | 1989-04-14 | 1990-04-12 | Statischer Speicher |
| EP90107038A EP0392540B1 (en) | 1989-04-14 | 1990-04-12 | Static memory |
| KR1019900005202A KR940001427B1 (ko) | 1989-04-14 | 1990-04-14 | 스태틱형 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094871A JP3011416B2 (ja) | 1989-04-14 | 1989-04-14 | スタティック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272763A JPH02272763A (ja) | 1990-11-07 |
| JP3011416B2 true JP3011416B2 (ja) | 2000-02-21 |
Family
ID=14122114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094871A Expired - Lifetime JP3011416B2 (ja) | 1989-04-14 | 1989-04-14 | スタティック型メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157474A (ja) |
| EP (1) | EP0392540B1 (ja) |
| JP (1) | JP3011416B2 (ja) |
| KR (1) | KR940001427B1 (ja) |
| DE (1) | DE69027474T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
| US5135888A (en) * | 1989-01-18 | 1992-08-04 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5770892A (en) * | 1989-01-18 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| JPH0732200B2 (ja) * | 1990-11-15 | 1995-04-10 | 株式会社東芝 | スタティック型メモリセル |
| US5298782A (en) * | 1991-06-03 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Stacked CMOS SRAM cell with polysilicon transistor load |
| US5286663A (en) * | 1992-01-29 | 1994-02-15 | Micron Technology, Inc. | Methods for producing thin film transistor having a diode shunt |
| DE69211329T2 (de) * | 1992-03-27 | 1996-11-28 | Ibm | Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
| DE69332966T2 (de) * | 1992-09-04 | 2004-02-19 | Mitsubishi Denki K.K. | Halbleiterspeicherbauelement |
| JP4801488B2 (ja) * | 1993-11-22 | 2011-10-26 | 株式会社半導体エネルギー研究所 | フリップフロップ回路及びそれを用いたスタティックｒａｍ |
| KR100249156B1 (ko) * | 1997-05-13 | 2000-03-15 | 김영환 | 에스램(sram)셀및그제조방법 |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| US6780687B2 (en) * | 2000-01-28 | 2004-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a heat absorbing layer |
| US9490241B2 (en) * | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2503864C3 (de) * | 1975-01-30 | 1981-09-24 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| DE3028111A1 (de) * | 1980-07-24 | 1982-02-18 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement und seine verwendung fuer statische 6-transistorzelle |
| DE3235880A1 (de) * | 1982-09-28 | 1984-04-05 | Siemens AG, 1000 Berlin und 8000 München | Statische speicherzelle in zwei-kanal-technik |
| JPS60130160A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 半導体記憶装置 |
| JPH01255269A (ja) * | 1988-04-05 | 1989-10-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01309368A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | Ｍｏｓ型半導体記憶回路装置 |
-
1989
- 1989-04-14 JP JP1094871A patent/JP3011416B2/ja not_active Expired - Lifetime
-
1990
- 1990-04-10 US US07/506,830 patent/US5157474A/en not_active Expired - Lifetime
- 1990-04-12 DE DE69027474T patent/DE69027474T2/de not_active Expired - Fee Related
- 1990-04-12 EP EP90107038A patent/EP0392540B1/en not_active Expired - Lifetime
- 1990-04-14 KR KR1019900005202A patent/KR940001427B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69027474D1 (de) | 1996-07-25 |
| KR900017193A (ko) | 1990-11-15 |
| EP0392540A2 (en) | 1990-10-17 |
| KR940001427B1 (ko) | 1994-02-23 |
| DE69027474T2 (de) | 1996-11-28 |
| US5157474A (en) | 1992-10-20 |
| JPH02272763A (ja) | 1990-11-07 |
| EP0392540B1 (en) | 1996-06-19 |
| EP0392540A3 (en) | 1991-04-03 |
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