JPH0410227B2 - - Google Patents
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- JPH0410227B2 JPH0410227B2 JP57075334A JP7533482A JPH0410227B2 JP H0410227 B2 JPH0410227 B2 JP H0410227B2 JP 57075334 A JP57075334 A JP 57075334A JP 7533482 A JP7533482 A JP 7533482A JP H0410227 B2 JPH0410227 B2 JP H0410227B2
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- 239000000758 substrate Substances 0.000 claims description 8
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- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にCMOSに関するも
のである。
のである。
CMOSは一般に、例えばＮ型エピタキシヤル
層自体に設けたＰチヤネルMISFET（Metal
Insulator Semiconductor Field Effect
Transistor）と、同エピタキシヤル層に形成され
たＰ型ウエルに設けたＮチヤネルMISFETとか
らなつている。このようなCMOSを高速化する
には、各MISFETのソース又はドレイン領域の
接合容量を減らすことが必要であるが、このため
に基板バイアス電圧（VBB）を印加することがあ
る。ところが他方では、高集積化に伴なう微細化
の要求によりMISFETのシヨートチヤネル化を
図ろうとする場合には、VBBの印加はしきい値電
圧（Vth）の変動を大きくしてしまう。このため、
接合容量の低減とシヨートチヤネル化との双方を
両立させることは不可能である。
層自体に設けたＰチヤネルMISFET（Metal
Insulator Semiconductor Field Effect
Transistor）と、同エピタキシヤル層に形成され
たＰ型ウエルに設けたＮチヤネルMISFETとか
らなつている。このようなCMOSを高速化する
には、各MISFETのソース又はドレイン領域の
接合容量を減らすことが必要であるが、このため
に基板バイアス電圧（VBB）を印加することがあ
る。ところが他方では、高集積化に伴なう微細化
の要求によりMISFETのシヨートチヤネル化を
図ろうとする場合には、VBBの印加はしきい値電
圧（Vth）の変動を大きくしてしまう。このため、
接合容量の低減とシヨートチヤネル化との双方を
両立させることは不可能である。
本発明はこうした状況において、上記の両立を
可能となし、高速化を効果的に実現することを目
的とし、このためにＰ型ウエル及びＮ型ウエルを
共に周囲から分離して形成している。
可能となし、高速化を効果的に実現することを目
的とし、このためにＰ型ウエル及びＮ型ウエルを
共に周囲から分離して形成している。
以下、本発明をCMOS型ダイナミツクランダ
ムアクセスメモリに関する実施例について詳細に
説明する。
ムアクセスメモリに関する実施例について詳細に
説明する。
図面に示した如く、本例によれば、P+型シリ
コン基板１の一主面に、通常の半導体技術によつ
てN+型埋込み層２，３を介しＰ型エピタキシヤ
ル層４が成長せしめられ、このエピタキシヤル層
４にＮ型ウエル５が拡散法で形成されている。Ｎ
型ウエル５はN+型埋込み層２に接して形成され、
かつその側部には埋込み層２と一体の高濃度N+
型半導体領域６が形成されており、これによつて
Ｎ型ウエル５はその側部及び底部に存在するN+
型領域６，２のために、側部及び底部を包囲する
Ｐ型領域４，１から充分に分離されている。この
Ｎ型ウエル５には、周辺回路のCMOSを構成す
るＰチヤネルMISFETのソース又はドレイン領
域としてのP+型半導体領域７，８が形成され、
これら両領域間のゲート酸化膜９上にはゲート電
極１０が設けられている。一方、CMOSのＮチ
ヤネルMISFETは、エピタキシヤル層４に形成
されたN+型半導体領域１１，１２（ソース又は
ドレイン領域）と、ゲート酸化膜９上のゲート電
極１０とによつて構成されている。
コン基板１の一主面に、通常の半導体技術によつ
てN+型埋込み層２，３を介しＰ型エピタキシヤ
ル層４が成長せしめられ、このエピタキシヤル層
４にＮ型ウエル５が拡散法で形成されている。Ｎ
型ウエル５はN+型埋込み層２に接して形成され、
かつその側部には埋込み層２と一体の高濃度N+
型半導体領域６が形成されており、これによつて
Ｎ型ウエル５はその側部及び底部に存在するN+
型領域６，２のために、側部及び底部を包囲する
Ｐ型領域４，１から充分に分離されている。この
Ｎ型ウエル５には、周辺回路のCMOSを構成す
るＰチヤネルMISFETのソース又はドレイン領
域としてのP+型半導体領域７，８が形成され、
これら両領域間のゲート酸化膜９上にはゲート電
極１０が設けられている。一方、CMOSのＮチ
ヤネルMISFETは、エピタキシヤル層４に形成
されたN+型半導体領域１１，１２（ソース又は
ドレイン領域）と、ゲート酸化膜９上のゲート電
極１０とによつて構成されている。
また、メモリセル（図面には簡略化のために１
つのＮチヤネルMISFETのみを示している。）は
エピタキシヤル層４に設けられるが、その素子領
域の側部及び底部は高濃度N+型拡散領域１３及
びN+型埋込み層３によつて包囲されている。従
つて、その素子領域は周囲が逆導電型領域で囲ま
れたＰ型ウエル４として用いられる。このウエル
内にはソース又はドレイン領域としてのN+型領
域１１，１２が形成され、ゲート電極１０と共に
メモリセルのFETを構成している。なお、図中、
１４はフイールドSiO2膜、１５はリンガラス膜、
１６，１７はアルミニウム配線である。なお、上
記の各N+型領域６，１３は共通の拡散工程で形
成可能であるが、一方のN+型領域６は必ずしも
形成することを要しない。
つのＮチヤネルMISFETのみを示している。）は
エピタキシヤル層４に設けられるが、その素子領
域の側部及び底部は高濃度N+型拡散領域１３及
びN+型埋込み層３によつて包囲されている。従
つて、その素子領域は周囲が逆導電型領域で囲ま
れたＰ型ウエル４として用いられる。このウエル
内にはソース又はドレイン領域としてのN+型領
域１１，１２が形成され、ゲート電極１０と共に
メモリセルのFETを構成している。なお、図中、
１４はフイールドSiO2膜、１５はリンガラス膜、
１６，１７はアルミニウム配線である。なお、上
記の各N+型領域６，１３は共通の拡散工程で形
成可能であるが、一方のN+型領域６は必ずしも
形成することを要しない。
上記の如く、各Ｐ型ウエル及びＮ型ウエルが
夫々独立したウエルとして形成されているので、
各ウエルに作成する個々のトランジスタに対し、
必要に応じて他のウエルのものとは別個に基板バ
イアス電圧（VBB）をウエルに印加することがで
きる。即ち、互いに独立した各ウエルには選択的
にVBBを印加できるから、その印加されたウエル
内では接合容量が減少し、高速化を効果的に実現
できることになる。他方、VBBを印加したくない
ウエルでは、基板バイアスをしないようにできる
から、シヨートチヤネル化を達成でき、上記した
接合容量の減少と両立させた構造となる。具体的
には、メモリセルでは上記Ｐ型ウエル４の基板バ
イアスによる接合容量の減少でその高速化を図
れ、かつ周辺回路ではＮ型ウエル５を含む基板バ
イアスをなくしてしきい値電圧（Vth）の変動を
少なくし、シヨートチヤネル化又は高速化を図れ
ることになる。加えて、Ｎ型ウエル５は周囲の
N+型領域６，２によつてより低抵抗化すること
ができるので、ノイズ、電位変動を抑えることが
できる。
夫々独立したウエルとして形成されているので、
各ウエルに作成する個々のトランジスタに対し、
必要に応じて他のウエルのものとは別個に基板バ
イアス電圧（VBB）をウエルに印加することがで
きる。即ち、互いに独立した各ウエルには選択的
にVBBを印加できるから、その印加されたウエル
内では接合容量が減少し、高速化を効果的に実現
できることになる。他方、VBBを印加したくない
ウエルでは、基板バイアスをしないようにできる
から、シヨートチヤネル化を達成でき、上記した
接合容量の減少と両立させた構造となる。具体的
には、メモリセルでは上記Ｐ型ウエル４の基板バ
イアスによる接合容量の減少でその高速化を図
れ、かつ周辺回路ではＮ型ウエル５を含む基板バ
イアスをなくしてしきい値電圧（Vth）の変動を
少なくし、シヨートチヤネル化又は高速化を図れ
ることになる。加えて、Ｎ型ウエル５は周囲の
N+型領域６，２によつてより低抵抗化すること
ができるので、ノイズ、電位変動を抑えることが
できる。
なお、上記の例において、エピタキシヤル層４
をＮ型とし、これにＰ型ウエルを拡散法で形成し
てよい。この場合には、N+型埋込み層はP+型埋
込み層に変更する必要がある。
をＮ型とし、これにＰ型ウエルを拡散法で形成し
てよい。この場合には、N+型埋込み層はP+型埋
込み層に変更する必要がある。
図面は本発明の実施例によるCMOS型ダイナ
ミツクランダムアクセスメモリの要部の断面図で
ある。 ２，３……埋込み層、４，５……ウエル、６，
１３……高濃度領域。
ミツクランダムアクセスメモリの要部の断面図で
ある。 ２，３……埋込み層、４，５……ウエル、６，
１３……高濃度領域。
Claims (1)
- 【特許請求の範囲】 １ 一つの導電型半導体基板上にエピタキシヤル
半導体層が位置し、その半導体層に互いに異なる
導電型のウエル領域が選択的に設けられ、それら
ウエル領域は前記基板と異なる導電型の半導体領
域によつて取り囲まれ、それらウエル領域内には
それぞれ所定の導電型チヤネルのMISFETが組
み込まれ、かつそれぞれのウエル領域には独立し
て所定のバイアスが与えられて成ることを特徴と
する半導体装置。 ２ 前記一つの所定の導電型のウエルはＰ型ウエ
ルで、そのウエル内にはメモリセルを構成するＮ
チヤンネルMISFETが形成され、他のウエルに
は該メモリセルの周辺回路の一部を構成するＰチ
ヤンネルMISFETが形成され、それらMISFET
によつてCMOS型ダイナミツクランダムアクセ
スメモリを構成する特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075334A JPS58192359A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075334A JPS58192359A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192359A JPS58192359A (ja) | 1983-11-09 |
| JPH0410227B2 true JPH0410227B2 (ja) | 1992-02-24 |
Family
ID=13573248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075334A Granted JPS58192359A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192359A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050953A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS629665A (ja) * | 1985-07-05 | 1987-01-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| JPH0716005B2 (ja) * | 1988-04-08 | 1995-02-22 | 株式会社東芝 | 半導体装置 |
| JP2509690B2 (ja) * | 1989-02-20 | 1996-06-26 | 株式会社東芝 | 半導体装置 |
| US5075571A (en) * | 1991-01-02 | 1991-12-24 | International Business Machines Corp. | PMOS wordline boost cricuit for DRAM |
| US5253202A (en) * | 1991-02-05 | 1993-10-12 | International Business Machines Corporation | Word line driver circuit for dynamic random access memories |
| WO2006127751A2 (en) * | 2005-05-23 | 2006-11-30 | Amalfi Semiconductor, Inc. | Electrically isolated cmos device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5211881A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5575265A (en) * | 1978-12-01 | 1980-06-06 | Fujitsu Ltd | Complementary type field-effect metal-insulator- semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS55111171A (en) * | 1979-02-20 | 1980-08-27 | Mitsubishi Electric Corp | Field-effect semiconductor device |
-
1982
- 1982-05-07 JP JP57075334A patent/JPS58192359A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5211881A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5575265A (en) * | 1978-12-01 | 1980-06-06 | Fujitsu Ltd | Complementary type field-effect metal-insulator- semiconductor device |
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS55111171A (en) * | 1979-02-20 | 1980-08-27 | Mitsubishi Electric Corp | Field-effect semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192359A (ja) | 1983-11-09 |
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