JPH0586674B2 - - Google Patents
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- JPH0586674B2 JPH0586674B2 JP59042411A JP4241184A JPH0586674B2 JP H0586674 B2 JPH0586674 B2 JP H0586674B2 JP 59042411 A JP59042411 A JP 59042411A JP 4241184 A JP4241184 A JP 4241184A JP H0586674 B2 JPH0586674 B2 JP H0586674B2
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- 239000010409 thin film Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 8
- 239000010408 film Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、薄膜トランジスタ(以下TFTと記
す。)で構成する、相補型薄膜トランジスタ回路
(以下、薄膜CMOS回路と記す。)の共通電極部
の構造に関するものである。
す。)で構成する、相補型薄膜トランジスタ回路
(以下、薄膜CMOS回路と記す。)の共通電極部
の構造に関するものである。
従来のシリコンウエハに形成する、N型MOS
トランジスタおよびP型MOSトランジスタより
構成されるCMOS回路では、各々のトランジス
タを同一ウエハに形成する際、N型ウエハ使用の
時はP型ウエルを、P型ウエハ使用の時はN型ウ
エルを形成した後、ウエハ内のウエル部と、ウエ
ル部以外に、別々にMOSトランジスタを形成し、
共通電極領域を、アルミニウム等の導電体材料で
接続してCMOS構造とするものであつて、この
方法では、必ずウエハとは型の異なるウエハが必
要となり、共通電極領域からの電極の引き出しに
2点のコンタクトを必要とする点、およびトラン
ジスタ間隔縮少の点で限界が生じ、微細化を進め
る上で問題があつた。
トランジスタおよびP型MOSトランジスタより
構成されるCMOS回路では、各々のトランジス
タを同一ウエハに形成する際、N型ウエハ使用の
時はP型ウエルを、P型ウエハ使用の時はN型ウ
エルを形成した後、ウエハ内のウエル部と、ウエ
ル部以外に、別々にMOSトランジスタを形成し、
共通電極領域を、アルミニウム等の導電体材料で
接続してCMOS構造とするものであつて、この
方法では、必ずウエハとは型の異なるウエハが必
要となり、共通電極領域からの電極の引き出しに
2点のコンタクトを必要とする点、およびトラン
ジスタ間隔縮少の点で限界が生じ、微細化を進め
る上で問題があつた。
本発明はこのような問題点を解決するもので、
その目的とするところは、同一半導体に、N型
TFTおよびP型TFTを形成して薄膜CMOS回路
を構成することにより、トランジスタ間隔を減少
させ、かつ共通電極を唯一のコンタクトで取り
CMOS回路の微細化をはかることにある。
その目的とするところは、同一半導体に、N型
TFTおよびP型TFTを形成して薄膜CMOS回路
を構成することにより、トランジスタ間隔を減少
させ、かつ共通電極を唯一のコンタクトで取り
CMOS回路の微細化をはかることにある。
N型薄膜トランジスタおよびP型薄膜トランジ
スタで構成する薄膜CMOS回路の共通となる電
極部を、同一半導体に形成し、かつ唯一のコンタ
クトで電極を形成することを、特徴とする。
スタで構成する薄膜CMOS回路の共通となる電
極部を、同一半導体に形成し、かつ唯一のコンタ
クトで電極を形成することを、特徴とする。
以下、本発明について、実施例に基づき詳細に
説明する。
説明する。
説明にあたり、回路として基本回路であるイン
バータを使用する。第1図が従来のシリコンウエ
ハに作製したインバータを、第2図がTFTで構
成したインバータを示す。第1図aおよび第2図
aは、インバータの上面図を、第1図bおよび第
2図bは、各々AA′およびBB′で切断した際の断
面図である。
バータを使用する。第1図が従来のシリコンウエ
ハに作製したインバータを、第2図がTFTで構
成したインバータを示す。第1図aおよび第2図
aは、インバータの上面図を、第1図bおよび第
2図bは、各々AA′およびBB′で切断した際の断
面図である。
第1図と第2図で示すCMOS回路の構造上な
らびに作製上の相異点は、薄膜CMOS回路(第
2図b)では、ウエル2を形成することなく、同
一半導体層12に、N型TFTおよびP型TFTの
ソースおよびドレイン領域を形成していること、
さらに、N型トランジスタおよびP型トランジス
タの電極の中で、共通となる電極、図中では、ド
レイン電極とゲート電極であるが、ドレイン電極
を、両トランジスタのドレイン領域より、唯一の
コンタクトにより取り出していることである。
らびに作製上の相異点は、薄膜CMOS回路(第
2図b)では、ウエル2を形成することなく、同
一半導体層12に、N型TFTおよびP型TFTの
ソースおよびドレイン領域を形成していること、
さらに、N型トランジスタおよびP型トランジス
タの電極の中で、共通となる電極、図中では、ド
レイン電極とゲート電極であるが、ドレイン電極
を、両トランジスタのドレイン領域より、唯一の
コンタクトにより取り出していることである。
続いて薄膜CMOS回路の製造法について、説
明を加える。
明を加える。
絶縁基板11上に半導体層12を形成し、適当
な形状にエツチングした後ゲート膜を形成する。
次いで、半導体層形成後の不純物拡散あるいは高
導電性材料によりゲート電極17を形成し、N型
TFTおよびP型TFTのソースおよびドレイン領
域を不純物イオンビームのイオン打ち込み等で形
成する。ソースおよびドレイン領域は、片側の
TFTを、レジスト等でマスクをして、N型TFT
およびP型TFTで別々に形成する。第2図bの
如くソースおよびドレイン領域は、両トランジス
タ共に同一半導体層に形成し、特にドレイン領域
は、両トランジスタ間で十分近接させ、13,1
4,15のような構造とする。次いで層間絶縁層
18を形成した後、導電性材料によりコンタクト
をとり、インバータを形成する。
な形状にエツチングした後ゲート膜を形成する。
次いで、半導体層形成後の不純物拡散あるいは高
導電性材料によりゲート電極17を形成し、N型
TFTおよびP型TFTのソースおよびドレイン領
域を不純物イオンビームのイオン打ち込み等で形
成する。ソースおよびドレイン領域は、片側の
TFTを、レジスト等でマスクをして、N型TFT
およびP型TFTで別々に形成する。第2図bの
如くソースおよびドレイン領域は、両トランジス
タ共に同一半導体層に形成し、特にドレイン領域
は、両トランジスタ間で十分近接させ、13,1
4,15のような構造とする。次いで層間絶縁層
18を形成した後、導電性材料によりコンタクト
をとり、インバータを形成する。
加えて、第3図は、作製法は前述のとおりであ
るが、共通であるドレイン電極を、イオン打ち込
み等で形成したドレイン領域の、P型およびN型
不純物が混在する重なり領域15より取り出した
ことを示す図である。
るが、共通であるドレイン電極を、イオン打ち込
み等で形成したドレイン領域の、P型およびN型
不純物が混在する重なり領域15より取り出した
ことを示す図である。
第4図は、ソース領域およびドレイン領域の形
成法を除いて上述と同様に作製する。ソース領域
およびドレイン領域は、不純物注入の際、まずソ
ース領域およびドレイン領域全面にN型不純物ま
たはP型不純物を注入し、N型不純物注入の際は
N型TFTを、P型不純物注入の際はP型TFT
を、レジスト等でマスクをして、逆の型の不純物
注入を行ない、N型TFTおよびP型TFTのソー
ス領域およびドレイン領域を形成する。従つて、
接触する領域13,14のうち後から不純物の注
入により形成された側の領域には、N型不純物と
P型不純物の両方が混在している。
成法を除いて上述と同様に作製する。ソース領域
およびドレイン領域は、不純物注入の際、まずソ
ース領域およびドレイン領域全面にN型不純物ま
たはP型不純物を注入し、N型不純物注入の際は
N型TFTを、P型不純物注入の際はP型TFT
を、レジスト等でマスクをして、逆の型の不純物
注入を行ない、N型TFTおよびP型TFTのソー
ス領域およびドレイン領域を形成する。従つて、
接触する領域13,14のうち後から不純物の注
入により形成された側の領域には、N型不純物と
P型不純物の両方が混在している。
以上のように、本発明によれば、薄膜CMOS
回路のN型TFTおよびP型TFTにおいて、各々
のソース領域およびドレイン領域を同一の半導体
薄膜に形成することで、トランジスタ間隔の大幅
な縮小が可能となり、薄膜CMOS回路自体の微
細化および薄膜CMOS回路を用いた集積回路の
高集積化に多大な効果を有するものである。
回路のN型TFTおよびP型TFTにおいて、各々
のソース領域およびドレイン領域を同一の半導体
薄膜に形成することで、トランジスタ間隔の大幅
な縮小が可能となり、薄膜CMOS回路自体の微
細化および薄膜CMOS回路を用いた集積回路の
高集積化に多大な効果を有するものである。
加えて、ソース領域およびドレイン領域を多結
晶あるいは非晶質の非単結晶層に形成するので、
P型領域とN型領域との接触によるキヤリアの流
れの制限が単結晶に形成する際と比較して緩和さ
れ、共通電極による出力の取り出しが充分にでき
る。
晶あるいは非晶質の非単結晶層に形成するので、
P型領域とN型領域との接触によるキヤリアの流
れの制限が単結晶に形成する際と比較して緩和さ
れ、共通電極による出力の取り出しが充分にでき
る。
第4図の構成では、さらにN型TFTとP型
TFTの境界領域の構造が簡略化されるので、第
2図の場合に比べて、さらに進んだ微細化ができ
る。
TFTの境界領域の構造が簡略化されるので、第
2図の場合に比べて、さらに進んだ微細化ができ
る。
[発明の効果]
本発明はこのような構成を採用したことにより
以下のような顕著な作用効果を奏するものであ
る。
以下のような顕著な作用効果を奏するものであ
る。
(a) 非単結晶半導体層にP型TFTとN型TFTの
ソース・ドレイン領域を形成し、出力を得るた
めに各々のドレイン領域を直接接触してPN接
合する領域を形成しても、非単結晶半導体層中
の結晶粒塊に沿つて電流がリークしたり、結晶
中の結晶欠陥中を電流がリークしたりするた
め、PN接合部では単結晶半導体により形成し
た際の顕著なダイオード特性は示されない。従
つて、P型TFTとN型TFTをPN接合で直接
接続でき、P型のソース・ドレイン領域とN型
のソース・ドレイン領域を離間する必要がな
く、さらに各々のドレイン領域にコンンタクト
を別個に設ける必要がなくなるので、非単結晶
薄膜トランジスタでCMOS回路を構成した場
合に、トランジスタ間隔の大幅な縮小が可能と
なり、薄膜CMOS回路自体の微細化および薄
膜CMOS回路を用いた集積回路の高集積化に
極めて顕著な効果を有する。
ソース・ドレイン領域を形成し、出力を得るた
めに各々のドレイン領域を直接接触してPN接
合する領域を形成しても、非単結晶半導体層中
の結晶粒塊に沿つて電流がリークしたり、結晶
中の結晶欠陥中を電流がリークしたりするた
め、PN接合部では単結晶半導体により形成し
た際の顕著なダイオード特性は示されない。従
つて、P型TFTとN型TFTをPN接合で直接
接続でき、P型のソース・ドレイン領域とN型
のソース・ドレイン領域を離間する必要がな
く、さらに各々のドレイン領域にコンンタクト
を別個に設ける必要がなくなるので、非単結晶
薄膜トランジスタでCMOS回路を構成した場
合に、トランジスタ間隔の大幅な縮小が可能と
なり、薄膜CMOS回路自体の微細化および薄
膜CMOS回路を用いた集積回路の高集積化に
極めて顕著な効果を有する。
(b) ソース・ドレイン領域を非単結晶半導体薄膜
中に形成するので、P型領域とN型領域との接
触によるキヤリアの流れの制御が単結晶中に形
成する際と比較して緩和され、基板からの電極
の引き出しによるコンタクトが充分に取れる。
中に形成するので、P型領域とN型領域との接
触によるキヤリアの流れの制御が単結晶中に形
成する際と比較して緩和され、基板からの電極
の引き出しによるコンタクトが充分に取れる。
すなわち、非単結晶半導体薄膜中にP型
TFTおよびN型TFTの各々のドレインが接触
する領域を形成しても、上述の如くこの部分で
はリーク電流が大きいので、充分なコンタクト
が取れる。
TFTおよびN型TFTの各々のドレインが接触
する領域を形成しても、上述の如くこの部分で
はリーク電流が大きいので、充分なコンタクト
が取れる。
第1図は従来のCMOSインバータの構造を、
第2図は、薄膜CMOSインバータを示す。両図
ともにaが上面図、bが断面図である。第3図
は、第2図において、ドレイン電極のコンタクト
位置を、ドレインの重なり部より取り出した構造
を示す図である。第4図は、ドレインおよびソー
ス領域の形成方法が異なる薄膜CMOSインバー
タの構造を示す。 1……シリコンウエハ、2……ウエル、3……
ソース(右)およびドレイン(左)領域、4……
ソース(左)およびドレイン(右)領域、5……
ゲート膜、6……ゲート電極、7……絶縁膜、8
……出力ライン(ドレイン電極)、9……電源ラ
イン(ソース電極)、10……入力ライン(ゲー
ト電極)、11……絶縁基板、12……半導体層、
13……ソース(右)およびドレイン(左)領
域、14……ソース(左)およびドレイン(右)
領域、15……ドレインの重なり領域、16……
ゲート膜、17……ゲート電極、18……絶縁
膜、19……出力ライン(ドレイン電極)、20
……電源ライン(ソース電極)、21……入力ラ
イン(ゲート電極)。
第2図は、薄膜CMOSインバータを示す。両図
ともにaが上面図、bが断面図である。第3図
は、第2図において、ドレイン電極のコンタクト
位置を、ドレインの重なり部より取り出した構造
を示す図である。第4図は、ドレインおよびソー
ス領域の形成方法が異なる薄膜CMOSインバー
タの構造を示す。 1……シリコンウエハ、2……ウエル、3……
ソース(右)およびドレイン(左)領域、4……
ソース(左)およびドレイン(右)領域、5……
ゲート膜、6……ゲート電極、7……絶縁膜、8
……出力ライン(ドレイン電極)、9……電源ラ
イン(ソース電極)、10……入力ライン(ゲー
ト電極)、11……絶縁基板、12……半導体層、
13……ソース(右)およびドレイン(左)領
域、14……ソース(左)およびドレイン(右)
領域、15……ドレインの重なり領域、16……
ゲート膜、17……ゲート電極、18……絶縁
膜、19……出力ライン(ドレイン電極)、20
……電源ライン(ソース電極)、21……入力ラ
イン(ゲート電極)。
Claims (1)
- 【特許請求の範囲】 1 絶縁基板上に設けられた島状の半導体層に形
成された2つの薄膜トランジスタであつて、一方
の薄膜トランジスタは第1導電型領域をソース及
びドレイン領域とし、他方の薄膜トランジスタは
第2導電型領域をソース及びドレイン領域として
なる2つの薄膜トランジスタを備えてなる相補型
薄膜トランジスタ回路であつて、 前記半導体層は非単結晶層からなり、 前記第1導電型領域の一方と前記第2導電型領
域の一方とが直接接触してなる接触領域と、該接
触領域上に形成され当該相補型薄膜トランジスタ
回路の出力を取り出す共通電極とを有する ことを特徴とする相補型薄膜トランジスタ回
路。 2 前記接触領域は、第1導電型の不純物と第2
導電型の不純物の混在した領域を少なくとも一部
に有することを特徴とする特許請求の範囲第1項
記載の相補型薄膜トランジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59042411A JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型mos回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59042411A JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型mos回路 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6231630A Division JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
JP6231631A Division JP2562419B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60186053A JPS60186053A (ja) | 1985-09-21 |
JPH0586674B2 true JPH0586674B2 (ja) | 1993-12-13 |
Family
ID=12635322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59042411A Granted JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型mos回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60186053A (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6412577A (en) * | 1987-07-06 | 1989-01-17 | Canon Kk | Thin film transistor |
JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
JP2784615B2 (ja) | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
TW429393B (en) | 1997-11-27 | 2001-04-11 | Semiconductor Energy Lab | D/A conversion circuit and semiconductor device |
JP4651773B2 (ja) * | 1999-04-06 | 2011-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6346730B1 (en) | 1999-04-06 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate |
JP4662647B2 (ja) * | 2001-03-30 | 2011-03-30 | シャープ株式会社 | 表示装置及びその製造方法 |
FR2829114B1 (fr) | 2001-09-04 | 2004-11-12 | Oreal | Dispositif de conditionnement et de distribution d'un produit liquide |
JP5844956B2 (ja) * | 2009-03-05 | 2016-01-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20120104402A1 (en) * | 2010-11-03 | 2012-05-03 | Pei-Hua Chen | Architecture of analog buffer circuit |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52113177A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JPS5721855A (en) * | 1980-07-16 | 1982-02-04 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
JPS5771170A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
-
1984
- 1984-03-06 JP JP59042411A patent/JPS60186053A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5771170A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS60186053A (ja) | 1985-09-21 |
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