JPH0298747A - 多重制御装置 - Google Patents
多重制御装置Info
- Publication number
- JPH0298747A JPH0298747A JP63250932A JP25093288A JPH0298747A JP H0298747 A JPH0298747 A JP H0298747A JP 63250932 A JP63250932 A JP 63250932A JP 25093288 A JP25093288 A JP 25093288A JP H0298747 A JPH0298747 A JP H0298747A
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- 230000009977 dual effect Effects 0.000 claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000005856 abnormality Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、デュプレックス方式非同期多重装置とデュア
ル方式同期多重装置とを縦統接続した多重制御装置にか
かり、特にデュプレックス側の故障時の誤動作を防止し
た多重制御装置に関するものである。
ル方式同期多重装置とを縦統接続した多重制御装置にか
かり、特にデュプレックス側の故障時の誤動作を防止し
た多重制御装置に関するものである。
（従来の技術）
デュプレックス方式非同期多重装置とデュアル方式同期
多重装置とを組合せた多重制御装置の従来のシステム構
成の一例を第４図に示す。
多重装置とを組合せた多重制御装置の従来のシステム構
成の一例を第４図に示す。
第４図において、デュプレックス多重装置１は常用系の
中央処理装置（ｃｐｕ−ｘ） ａと待機系の中央処理装
置（ＣＰＵ−Ｙ） ４および常用系の入出力装置（Ｉｌ
ｏ−Ｘ）と待機系ノ入出力装置（Ｉｌｏ−Ｙ） トから
構成され、デュアル多重装置２は並列に動作する２系統
の中央処理装置（ＣＰＵ−Ａ、 ＣＰＵ−８） ７ 。
中央処理装置（ｃｐｕ−ｘ） ａと待機系の中央処理装
置（ＣＰＵ−Ｙ） ４および常用系の入出力装置（Ｉｌ
ｏ−Ｘ）と待機系ノ入出力装置（Ｉｌｏ−Ｙ） トから
構成され、デュアル多重装置２は並列に動作する２系統
の中央処理装置（ＣＰＵ−Ａ、 ＣＰＵ−８） ７ 。
８、デュプレックス側の入出力装置（Ｉｌｏ−Ａ。
ｌ１Ｏ−８） ９ 、１０および機器側の入出力装置（
Ｉｌｏ−ｃ） ｉｉから構成されており、デュプレック
ス側の常用系とデュアル側の並列系とで多重制御を行う
。またデュプレックス側の常用系と待機系との切換おけ
手動または自動で行われる。
Ｉｌｏ−ｃ） ｉｉから構成されており、デュプレック
ス側の常用系とデュアル側の並列系とで多重制御を行う
。またデュプレックス側の常用系と待機系との切換おけ
手動または自動で行われる。
（発明が解決しようとする課題）
しかしながら上記従来のシステム構成では、デュプレッ
クス側の故障で入出力装置にデータ更新が無くなった場
合には、デュアル側では故障の判断ができず、待機系に
切換えられずにそのままで制御が継続され、従って正常
な制御が行われず、誤動作によってシステム暴走あるい
はシステムダウンを招く恐れがある。
クス側の故障で入出力装置にデータ更新が無くなった場
合には、デュアル側では故障の判断ができず、待機系に
切換えられずにそのままで制御が継続され、従って正常
な制御が行われず、誤動作によってシステム暴走あるい
はシステムダウンを招く恐れがある。
本発明は、デュプレックス側の故障を、入出力装置を経
由しないで直接にデュアル側で判別してデュプレックス
側を正常な系へ切換え、これによって正常な制御を継続
できる信頼性の高い多重制御装置を提供することを目的
としている。
由しないで直接にデュアル側で判別してデュプレックス
側を正常な系へ切換え、これによって正常な制御を継続
できる信頼性の高い多重制御装置を提供することを目的
としている。
（課題を解決するための手段および作用）本発明は、デ
ュプレックス方式非同期多重装置とデュアル方式同期多
重装置とを縦続接続した多重制御装置において、デュプ
レックス側の２つの系のそれぞれに正常で且つ現用中で
あるときオンとなる接点を設けること共に、上記２つの
接点のオンオフ状態に応じてデュアル側に入力されるデ
ュプレックス側の系を切換えるロジック回路を設け、こ
れによってデュプレックス側が異常のままでデュアル側
に入力されることを防止し、システム暴走やシステムダ
ウンを防止するようにしている。
ュプレックス方式非同期多重装置とデュアル方式同期多
重装置とを縦続接続した多重制御装置において、デュプ
レックス側の２つの系のそれぞれに正常で且つ現用中で
あるときオンとなる接点を設けること共に、上記２つの
接点のオンオフ状態に応じてデュアル側に入力されるデ
ュプレックス側の系を切換えるロジック回路を設け、こ
れによってデュプレックス側が異常のままでデュアル側
に入力されることを防止し、システム暴走やシステムダ
ウンを防止するようにしている。
（実施例）
本発明の一実施例を第１図に示す。
第１図において１人間系の操作指令はデュプレックス装
Ｗ１の入出力装［（Ｉｌｏ−Ｐ） １４を介して入力さ
れる。
Ｗ１の入出力装［（Ｉｌｏ−Ｐ） １４を介して入力さ
れる。
デュプレックス側の常用系ｃｐｕ −ｘおよびデュアル
側並列系ＣＰＵ−Ａ、 ＣＰＵ−８は上記の操作指令に
基づいて演算を行い、ｌ１０−Ｃを介して駆動回路１５
に制御信号を入力し、機器（弁、ポンプモータなど）１
６の制御を行う１以上は従来の第４図の場合と同じ構成
を用いて行われる。
側並列系ＣＰＵ−Ａ、 ＣＰＵ−８は上記の操作指令に
基づいて演算を行い、ｌ１０−Ｃを介して駆動回路１５
に制御信号を入力し、機器（弁、ポンプモータなど）１
６の制御を行う１以上は従来の第４図の場合と同じ構成
を用いて行われる。
本発明では、さらに故障検出用接点１２．１３が付加さ
れており、接点１２は常用系が現用中で且つ異常が無い
ときオンし、常用系が現用中でないか或いは故障中でオ
フする接点であり、接点１３は待機系が現用中で且つ異
常が無ときオンし、待機系が現用中でないか或いは故障
中でオフする接点である。
れており、接点１２は常用系が現用中で且つ異常が無い
ときオンし、常用系が現用中でないか或いは故障中でオ
フする接点であり、接点１３は待機系が現用中で且つ異
常が無ときオンし、待機系が現用中でないか或いは故障
中でオフする接点である。
従って、デュプレックス側が正常な常用系または待機系
で運転中であれば、接点１２または接点１３がオンして
デュプレックス側を含む全体のシステムが正常に運転さ
れる。
で運転中であれば、接点１２または接点１３がオンして
デュプレックス側を含む全体のシステムが正常に運転さ
れる。
すなわち、デュアル側のＣＰＵ−Ａ、 ＣＰＵ−Ｂの入
出カメモリ１７．１８は第２図に示すように、それぞれ
デュプレックス側の常用系ＣＰＵ−Ｘ、 ｌ１０−Ｘか
らの入出力データ１９と待機系ＣＰＵ−Ｙ、 ｌ１０−
Ｙからの入出力データ２０とを含んでおり、常用系が正
常で現用中には接点１２がオンし、且つ待機系が待機中
か故障中で接点１３がオフしていると、第３図に示すよ
うにアンドロジック２１を介して入出力データ１９が使
用され、正常なシステム動作が行われる。
出カメモリ１７．１８は第２図に示すように、それぞれ
デュプレックス側の常用系ＣＰＵ−Ｘ、 ｌ１０−Ｘか
らの入出力データ１９と待機系ＣＰＵ−Ｙ、 ｌ１０−
Ｙからの入出力データ２０とを含んでおり、常用系が正
常で現用中には接点１２がオンし、且つ待機系が待機中
か故障中で接点１３がオフしていると、第３図に示すよ
うにアンドロジック２１を介して入出力データ１９が使
用され、正常なシステム動作が行われる。
同時に正常に待機系に切換えられたときは、接点１２オ
フ、接点１３オンとなり、アンドロジック２２を介して
入出力データ２０が使用され、待機系を介して正常なシ
ステム動作が行われる。
フ、接点１３オンとなり、アンドロジック２２を介して
入出力データ２０が使用され、待機系を介して正常なシ
ステム動作が行われる。
また、接点１２．１３が共にオンまたはオフ（デュプレ
ックス側の両系が共に現用、または共に故障あるいは待
機）になったときはアンドロジック２３または２４を介
してデュプレックス側故障を警報する。
ックス側の両系が共に現用、または共に故障あるいは待
機）になったときはアンドロジック２３または２４を介
してデュプレックス側故障を警報する。
なお上記のロジック演算はそれぞれデュアル側のＣＰＵ
−ＡおよびＣＰＵ −Ｂの内部で行われる。
−ＡおよびＣＰＵ −Ｂの内部で行われる。
以上説明したように本発明によれば、デュプレックス多
重装置とデュアル多重装置とを組合せた多重制御装置に
おいて、デュプレックス側の故障状態を確実に検出し、
これによって非正常な状態で制御が継続されることを防
止し、システムダウンやシステム暴走を防止できる信頼
性の高い多重制御装置が実現できる。
重装置とデュアル多重装置とを組合せた多重制御装置に
おいて、デュプレックス側の故障状態を確実に検出し、
これによって非正常な状態で制御が継続されることを防
止し、システムダウンやシステム暴走を防止できる信頼
性の高い多重制御装置が実現できる。
第１図は本発明の一実施例を示すシステム構成図、第２
図は本発明におけるデュアル側の入出カメモリエリアの
一例を示す図、第３図は本発明における入出カメモリエ
リア切換用の論理回路図。 第４図は従来の多重制御装置の一例を示すシステム構成
図である。 １・・・デュプレックス多重装置 ２・・デュアル多重装置 ３・・・デュプレックス常用系中央処理装置Ｉ （ＣＰ
Ｕ−Ｘ）４・・デュプレックス待機系中央処理装置（Ｃ
ＰＵ−Ｙ）５．６，７，８，１１．１４・・・入出力装
置９．１０・・・デュアル中央処理装置（ＣＰＵ−Ａ、
ＣＰＵ−８）１．２．１３・・・故障検出接点 １５・・駆動回路 １６・・・機器 １７、１８・・・入出カメモリ １９．２０・・・入出力データ ２１〜２４・・・アンドロジック （８７３３） 代理人 弁理士 猪 股 祥 晃（ほ
か１名）メモｉ二ノｊア メモリエリア 竿 図 一− −Ｊ 揄。 翠 図
図は本発明におけるデュアル側の入出カメモリエリアの
一例を示す図、第３図は本発明における入出カメモリエ
リア切換用の論理回路図。 第４図は従来の多重制御装置の一例を示すシステム構成
図である。 １・・・デュプレックス多重装置 ２・・デュアル多重装置 ３・・・デュプレックス常用系中央処理装置Ｉ （ＣＰ
Ｕ−Ｘ）４・・デュプレックス待機系中央処理装置（Ｃ
ＰＵ−Ｙ）５．６，７，８，１１．１４・・・入出力装
置９．１０・・・デュアル中央処理装置（ＣＰＵ−Ａ、
ＣＰＵ−８）１．２．１３・・・故障検出接点 １５・・駆動回路 １６・・・機器 １７、１８・・・入出カメモリ １９．２０・・・入出力データ ２１〜２４・・・アンドロジック （８７３３） 代理人 弁理士 猪 股 祥 晃（ほ
か１名）メモｉ二ノｊア メモリエリア 竿 図 一− −Ｊ 揄。 翠 図
Claims (1)
- デュプレックス方式非同期多重装置とデュアル方式同期
多重装置とを縦続接続した多重制御装置において、デュ
プレックス側の２つの系のそれぞれに正常で且つ現用中
であるときオンとなる接点を設けると共に、上記２つの
接点のオンオフ状態に応じてデュアル側に入力されるデ
ュプレックス側の系を切換えるロジック回路を設けたこ
とを特徴とする多重制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250932A JPH0298747A (ja) | 1988-10-06 | 1988-10-06 | 多重制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250932A JPH0298747A (ja) | 1988-10-06 | 1988-10-06 | 多重制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298747A true JPH0298747A (ja) | 1990-04-11 |
Family
ID=17215165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250932A Pending JPH0298747A (ja) | 1988-10-06 | 1988-10-06 | 多重制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010142165A (ja) * | 2008-12-19 | 2010-07-01 | Technological Institute Of Organic Function | 露地水耕栽培装置における植物安全生長のための改良 |
| JP2010161965A (ja) * | 2009-01-15 | 2010-07-29 | Technological Institute Of Organic Function | 栽培ボックスの改良 |
-
1988
- 1988-10-06 JP JP63250932A patent/JPH0298747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010142165A (ja) * | 2008-12-19 | 2010-07-01 | Technological Institute Of Organic Function | 露地水耕栽培装置における植物安全生長のための改良 |
| JP2010161965A (ja) * | 2009-01-15 | 2010-07-29 | Technological Institute Of Organic Function | 栽培ボックスの改良 |
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