JPS58203561A - 外部記憶制御装置 - Google Patents
外部記憶制御装置Info
- Publication number
- JPS58203561A JPS58203561A JP57084745A JP8474582A JPS58203561A JP S58203561 A JPS58203561 A JP S58203561A JP 57084745 A JP57084745 A JP 57084745A JP 8474582 A JP8474582 A JP 8474582A JP S58203561 A JPS58203561 A JP S58203561A
- Authority
- JP
- Japan
- Prior art keywords
- external storage
- circuit
- central processing
- cpu1
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、電子ｄ［算機システムにおける外部記憶制御
装置に係り、特に、二重化システムζ：おける系の切り
替え制御を容易に行う外部記憶制御装置に関する。
装置に係り、特に、二重化システムζ：おける系の切り
替え制御を容易に行う外部記憶制御装置に関する。
従来技術
今日、電子計算機システムは、外部記憶装置の大容門化
、高速化と共に、システムの高度の信頼性が蒙求されて
いる。この為、一般１大形の計算機システムではシステ
ムの二重化が行なわれており、一台の中央処理装置で障
害が発生してダウンしても、他の中央処理装置へ切り替
えることにより、全体のシステムダウンを防いでいる。
、高速化と共に、システムの高度の信頼性が蒙求されて
いる。この為、一般１大形の計算機システムではシステ
ムの二重化が行なわれており、一台の中央処理装置で障
害が発生してダウンしても、他の中央処理装置へ切り替
えることにより、全体のシステムダウンを防いでいる。
一方、外部記憶装置の障害については、一般に一つのジ
ョブを実行しているとき、そのジョブζ＝関するエリヤ
において発生するから、そのジョブのキャンセルにはな
るが、システムダウンも一発展することは少ない。
ョブを実行しているとき、そのジョブζ＝関するエリヤ
において発生するから、そのジョブのキャンセルにはな
るが、システムダウンも一発展することは少ない。
さて、中央処理装置（＝おいである障害が発生して他の
系への切り替えが必要な場合、以下の手順が必要となる
。
系への切り替えが必要な場合、以下の手順が必要となる
。
（１） 現在結合されている中央処理装置と外部記憶
制御＃ｃ＊とを切り離す。
制御＃ｃ＊とを切り離す。
（２１他の糸の中央処理装置と外部記憶制御装置との結
合を行う。
合を行う。
ここで、（１）の切り離しが出来ればよいが、出来なけ
れば、（２）の結合も出来ない。従って、障害によって
切り離し不能になれば、二重化システムにおいてもシス
テムダウンはまぬがれないことになる。
れば、（２）の結合も出来ない。従って、障害によって
切り離し不能になれば、二重化システムにおいてもシス
テムダウンはまぬがれないことになる。
そこで、最近の技術においては、中央処理装置の障害の
場合には、その信号を独立のラインを設けて外部記憶制
御装置（二速ること（二より、この信号をトリガーにし
てハードウェアにて強制切り離しを行なっている。とこ
ろが、ケーブル接続口、ドライバ、レシーバ等のデータ
バス系の障害においては、中央処理装置側で検出するこ
とが出来ず、又、外部記憶装置の制御する部分にはまっ
たく支障がないにもかかわらず、切り離し不能状態が発
生する。これは以下の理由による。
場合には、その信号を独立のラインを設けて外部記憶制
御装置（二速ること（二より、この信号をトリガーにし
てハードウェアにて強制切り離しを行なっている。とこ
ろが、ケーブル接続口、ドライバ、レシーバ等のデータ
バス系の障害においては、中央処理装置側で検出するこ
とが出来ず、又、外部記憶装置の制御する部分にはまっ
たく支障がないにもかかわらず、切り離し不能状態が発
生する。これは以下の理由による。
（１） 中央処理装置からプログラムによる切り離し
コマンド発行によって切り離しを実行しようとしても、
障害の性質上、外部記憶制御装置への伝達が不能になる
。
コマンド発行によって切り離しを実行しようとしても、
障害の性質上、外部記憶制御装置への伝達が不能になる
。
（２） 前記障害が外部記憶制御装置又は外部記憶装
置との障害の切り分けが出来ないため、事実上、系の切
り賛えも出来ない。
置との障害の切り分けが出来ないため、事実上、系の切
り賛えも出来ない。
このように、従来は二重化システムにおいても、データ
バス糸の障害が発生すればシステムダウンに発展すると
いう非常に大きな問題があった。
バス糸の障害が発生すればシステムダウンに発展すると
いう非常に大きな問題があった。
発明の目的
本発明の目的は、データバス系の障害が発生しても切り
離しができ、他系への切り替えを可能とする外部記憶制
御装置を提供することにある。
離しができ、他系への切り替えを可能とする外部記憶制
御装置を提供することにある。
本発明は外部記憶制御装置（＝、データバス系の障害に
対して系ごとの独立のチェック機能を持たせ、障害が発
生したとき、その旨を中央処理装置に送り、その応答信
号により結合状態を強制的に切り離し、これにより他系
への切り替えを容易にするものである。
対して系ごとの独立のチェック機能を持たせ、障害が発
生したとき、その旨を中央処理装置に送り、その応答信
号により結合状態を強制的に切り離し、これにより他系
への切り替えを容易にするものである。
発明の実施例
図は本発明の一実施例で、破線％内が本発明にかかる外
部記憶制御装置を示す。外部記憶制御回路誇ま外部記憶
制御回路１２と中央処理装置ｌ又は２のどちらを選択す
るかの制御を行う選択回路７とこれに付随した回路群か
らなる。
部記憶制御装置を示す。外部記憶制御回路誇ま外部記憶
制御回路１２と中央処理装置ｌ又は２のどちらを選択す
るかの制御を行う選択回路７とこれに付随した回路群か
らなる。
今、中央処理装置ｌｌの側を現用・系、中央処理装置２
の側を予備系とし、当該外部記憶装置２Ｉ４１Ｉま中央
処理装置ｌと結合状態にあるとする。この場合、選択回
路７は信号線２２を°ｌ”、信号線路を１０１とする。
の側を予備系とし、当該外部記憶装置２Ｉ４１Ｉま中央
処理装置ｌと結合状態にあるとする。この場合、選択回
路７は信号線２２を°ｌ”、信号線路を１０１とする。
これにより、ＡＮＤ回路旬のＡＮＤ条件が成立して（後
述するように、通常、ＡＮＤ回路８の出力は１１”であ
る）、データバス１４Ｉｂ１中央処理装置ｌとの結合状
態が決定する。この結合状態においては、当該外部記憶
装置装置蝕を介し、中央処理装置ｌと外部記憶装置１８
の間でデータバス１４．１６によるデータ転送が村われ
る。
述するように、通常、ＡＮＤ回路８の出力は１１”であ
る）、データバス１４Ｉｂ１中央処理装置ｌとの結合状
態が決定する。この結合状態においては、当該外部記憶
装置装置蝕を介し、中央処理装置ｌと外部記憶装置１８
の間でデータバス１４．１６によるデータ転送が村われ
る。
さて、外部記憶装置油ま、中央処理装置ｌから送出され
るデータをデータバス１４によりパリティチェック回路
８に人力して、パリティチェックを行う。パリティチェ
ック回路８でエラーを検出すると、エラーラッチ回路５
をセットする。エラーラッチ回路５の出力は信号線１８
により中央処理装置ｌに送られ、これにより中央処理装
置ｌはデータバス系の障害が発生したことを認識し、信
号線１９を通して応答信号を返送してくる。その結果、
ＡＮＤ回路８の出力はＯ″となるため（該ＡＮＤ回路８
の出力にある１。」はインバータを示す）、ＡＮＤ回路
ｌＯのＡＮＤ条件が成立しなくなり、中央処理装置１と
の切り離しが達成する。なお、エラーラッチ回路５は、
中央処理装置１からの応答信号でリセットされる。これ
により、系の移し替えを行わずに、一つの系だけのりト
ライも可能になる。リトライによってもエラーが回復し
ない場合、選択回路７は信号線２２を＠θ″とし、かわ
り（二信号ｌｌｍ２８を“ｌ″としてＡＮＤ回路１１の
粂件をとり、中央処理装置２と結合状態にする。
るデータをデータバス１４によりパリティチェック回路
８に人力して、パリティチェックを行う。パリティチェ
ック回路８でエラーを検出すると、エラーラッチ回路５
をセットする。エラーラッチ回路５の出力は信号線１８
により中央処理装置ｌに送られ、これにより中央処理装
置ｌはデータバス系の障害が発生したことを認識し、信
号線１９を通して応答信号を返送してくる。その結果、
ＡＮＤ回路８の出力はＯ″となるため（該ＡＮＤ回路８
の出力にある１。」はインバータを示す）、ＡＮＤ回路
ｌＯのＡＮＤ条件が成立しなくなり、中央処理装置１と
の切り離しが達成する。なお、エラーラッチ回路５は、
中央処理装置１からの応答信号でリセットされる。これ
により、系の移し替えを行わずに、一つの系だけのりト
ライも可能になる。リトライによってもエラーが回復し
ない場合、選択回路７は信号線２２を＠θ″とし、かわ
り（二信号ｌｌｍ２８を“ｌ″としてＡＮＤ回路１１の
粂件をとり、中央処理装置２と結合状態にする。
従来技術においては、パリティチェックは外部記憶Ｔｈ
１Ｊ１１１回路１２の前で行なっており、故障の部位の
判断が出来ず、従って糸の切り替えも不可能であった。
１Ｊ１１１回路１２の前で行なっており、故障の部位の
判断が出来ず、従って糸の切り替えも不可能であった。
父、独立に設けたとしても、中央処理装置が、認識出来
なければ、やはり切り替えは出来ない。これに対し、本
発明ではパリティチェックを系ごとに独立に持たせ、か
つ中央処理装置との独立の応答ラインを設けることによ
り、切り替えを可能としたものである。
なければ、やはり切り替えは出来ない。これに対し、本
発明ではパリティチェックを系ごとに独立に持たせ、か
つ中央処理装置との独立の応答ラインを設けることによ
り、切り替えを可能としたものである。
以上、外部記憶制御装置２４が中央処理装置ｌと結合さ
れている場合を例に説明したが、中央処理装［２と結合
状態にある場合の動作も全く同様である。
れている場合を例に説明したが、中央処理装［２と結合
状態にある場合の動作も全く同様である。
発明の効果
本発明によれば、データバス系障害が発生しても、糸の
切り離しが確実かつ容易に出来るので、糸の切り誉えが
可能となる。これにより、上記障害が発生してもシステ
ムダウンを免かれ、システムの信頼性を上げ、障害発生
時のダメージを軽減する効果がある。
切り離しが確実かつ容易に出来るので、糸の切り誉えが
可能となる。これにより、上記障害が発生してもシステ
ムダウンを免かれ、システムの信頼性を上げ、障害発生
時のダメージを軽減する効果がある。
図は本発明に係る外部記憶制御装置の一実施例の構成図
である。 １、 ２・・・中央処理ｉｔｔ、８，４・・・パリティ
チェ１′：
である。 １、 ２・・・中央処理ｉｔｔ、８，４・・・パリティ
チェ１′：
Claims (1)
- （１）複数の中央処理装置とそれぞれ異なったデータバ
ス系で結合され、該複数の中央処理装置と外部記憶装置
との間のデータ転送制御を行う外部記憶制御装置におい
て、前記データバス系の障害；＝対して糸ごとの独立の
チェック手段を設け、障害が亀生したとき、当該データ
バス系に結合されている中央処理＃ｃｒ１ｔに連結し、
該中央処理装置からの応答信号により当該データバス系
の結合状態を強制的に切り離すことを％像とする外部記
憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084745A JPS58203561A (ja) | 1982-05-21 | 1982-05-21 | 外部記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084745A JPS58203561A (ja) | 1982-05-21 | 1982-05-21 | 外部記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58203561A true JPS58203561A (ja) | 1983-11-28 |
Family
ID=13839222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084745A Pending JPS58203561A (ja) | 1982-05-21 | 1982-05-21 | 外部記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134846A (ja) * | 1984-12-04 | 1986-06-21 | Omron Tateisi Electronics Co | 電子計算機システム |
| JPH07200334A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 二重化同期運転方式 |
-
1982
- 1982-05-21 JP JP57084745A patent/JPS58203561A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134846A (ja) * | 1984-12-04 | 1986-06-21 | Omron Tateisi Electronics Co | 電子計算機システム |
| JPH07200334A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 二重化同期運転方式 |
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