JPS60251443A - プログラマブルコントロ−ラのバツクアツプ装置 - Google Patents
プログラマブルコントロ−ラのバツクアツプ装置Info
- Publication number
- JPS60251443A JPS60251443A JP59106501A JP10650184A JPS60251443A JP S60251443 A JPS60251443 A JP S60251443A JP 59106501 A JP59106501 A JP 59106501A JP 10650184 A JP10650184 A JP 10650184A JP S60251443 A JPS60251443 A JP S60251443A
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- JP
- Japan
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- programmable controller
- bus
- regular
- standby
- backup
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、常用系の異常時（二待機系（＝バンプレス（
−切換えて制御を続行させるプログラマブルコントロー
ラのバックアップ装置（＝関するものである。
−切換えて制御を続行させるプログラマブルコントロー
ラのバックアップ装置（＝関するものである。
従来のプログラマブルコントローラのバックアップ装置
の一例を第４図（二示す。
の一例を第４図（二示す。
第４図しおいて、ＣＰＵ （中央演算処理装置）１およ
びＰＭ （プログラム記憶装置）３は常用系のプログラ
マブルコントローラをＣＰＵ ２およびＰＭ４は待機系
のプログラマブルコントローラを構成し、常時は常用系
が動作し、常用系の故障時はバス切換装置５）二よって
システムバスを切換えて待機系を動作させる。
びＰＭ （プログラム記憶装置）３は常用系のプログラ
マブルコントローラをＣＰＵ ２およびＰＭ４は待機系
のプログラマブルコントローラを構成し、常時は常用系
が動作し、常用系の故障時はバス切換装置５）二よって
システムバスを切換えて待機系を動作させる。
すなわち常時は、バス切換装顛５内の切換スイッチ５４
．５５．５６がそれぞれＡ側（＝あり、常用系のＣＰＵ
１がバス１００を介してＩｌｏ （入出力装置）６（
−結合され、ＰＭ３のプログラノ、（＝従って制御動作
が行われると共（二、途中データはＤＭ （データ記憶
装置）５０（二保持され、さら（＝ＤＭ ５０ の途中
データは虜次待機系用のＤＭ ５１にコピーされる。
．５５．５６がそれぞれＡ側（＝あり、常用系のＣＰＵ
１がバス１００を介してＩｌｏ （入出力装置）６（
−結合され、ＰＭ３のプログラノ、（＝従って制御動作
が行われると共（二、途中データはＤＭ （データ記憶
装置）５０（二保持され、さら（＝ＤＭ ５０ の途中
データは虜次待機系用のＤＭ ５１にコピーされる。
５２はバス切換ｄｉｕ御回路である。
この状態で常用系のＣＰＵ １またはＰＭ ３ に異常
が発生するとＣＰＵ １から待機系のＣＰＵ ２への故
障検出信号２００がアクティブ（二な９、ＣＰＵ ２は
これを検出してバス切換制御回路５２（ニバス１０１を
介して切換指令を出力し、切換スイッチ５４，５５．５
６をＢ側（二切換える。
が発生するとＣＰＵ １から待機系のＣＰＵ ２への故
障検出信号２００がアクティブ（二な９、ＣＰＵ ２は
これを検出してバス切換制御回路５２（ニバス１０１を
介して切換指令を出力し、切換スイッチ５４，５５．５
６をＢ側（二切換える。
これ（二よって待機系のＣＰＵ ２がバス１０１を介し
てＩｌｏ ６ に接続され、ＤＭ ５１１ニコピーされ
ている正常な途中データを用いてＰＭ４のプログラム（
二従い待機系で制御を継続する。
てＩｌｏ ６ に接続され、ＤＭ ５１１ニコピーされ
ている正常な途中データを用いてＰＭ４のプログラム（
二従い待機系で制御を継続する。
これによってプログラマブルコントローラのバックアッ
プ動作が行われる。
プ動作が行われる。
しかしながら上記従来のバックアップ装置は、常用系か
らの故障信号（二従って待機系側で行っておシ、待機系
（二切換９たあとはバックアップなしのシングルシステ
ムとして動作するので信頼性が低く、また常用系の故障
が回復して常用系（＝戻し待機系でバックアップを構成
する場合は、待機系が正常（二制御動作している（二も
かかわらず、オペレータが手動で切換える必要があｐ、
切換操作が面倒になるという問題がある。
らの故障信号（二従って待機系側で行っておシ、待機系
（二切換９たあとはバックアップなしのシングルシステ
ムとして動作するので信頼性が低く、また常用系の故障
が回復して常用系（＝戻し待機系でバックアップを構成
する場合は、待機系が正常（二制御動作している（二も
かかわらず、オペレータが手動で切換える必要があｐ、
切換操作が面倒になるという問題がある。
本発明は、常用系と待機系とを対等な関係としてバック
アップの信頼性を高めると共（＝、待機系から常用系へ
の復帰動作を容易にする合理的なプログラマブルコント
ローラのバックアップ装置を提供することを目的として
いる。
アップの信頼性を高めると共（＝、待機系から常用系へ
の復帰動作を容易にする合理的なプログラマブルコント
ローラのバックアップ装置を提供することを目的として
いる。
〔発明の概要」
本発明は、常用系のプログラマブルコントローラが異ポ
（二なりたときシステムバスを待依系のプログラマブル
コントローラ（二切換えて制御動作をバンプレス（＝継
続させるバス切換装置を備えたプログラマブルコントロ
ーラのバックアップ−ａＫ＋二おいて、それぞＪｔ常用
系および待機系（−接続され制御動作側は途中データを
記憶すると共に非制御動作側は上記制御動作側の途中デ
ータのコピーを行なう２組のデータ記Ｉ’ｍ装置と、制
御動作中の常用系または待機系の異常を検出してシステ
ムバスを健全側の系（二切換える切換制御回路を備え、
これ（二より常用系と待機系とを互（二対等（二バンク
アップ動作させて信頼性と操作性の向上をはかったもの
′Ｃある。
（二なりたときシステムバスを待依系のプログラマブル
コントローラ（二切換えて制御動作をバンプレス（＝継
続させるバス切換装置を備えたプログラマブルコントロ
ーラのバックアップ−ａＫ＋二おいて、それぞＪｔ常用
系および待機系（−接続され制御動作側は途中データを
記憶すると共に非制御動作側は上記制御動作側の途中デ
ータのコピーを行なう２組のデータ記Ｉ’ｍ装置と、制
御動作中の常用系または待機系の異常を検出してシステ
ムバスを健全側の系（二切換える切換制御回路を備え、
これ（二より常用系と待機系とを互（二対等（二バンク
アップ動作させて信頼性と操作性の向上をはかったもの
′Ｃある。
本発明の一実施例を第１図１；示す。
第１図では、従来の第４図（二おいてバス切換制御回路
５２が待機系のＣＰＵ ２からバス１０１を介して制御
されていたの（二対して、常用系のＣＰＵ １および待
機系のＣＰＵ ２の故障検出信号２００および２０１（
−よって直接（二制御されておシ、他は第４図と同じで
ある。
５２が待機系のＣＰＵ ２からバス１０１を介して制御
されていたの（二対して、常用系のＣＰＵ １および待
機系のＣＰＵ ２の故障検出信号２００および２０１（
−よって直接（二制御されておシ、他は第４図と同じで
ある。
すなわち第１図において、常時は切換スイッチ５４、５
５．５６がＡ側（二あυ、常用系のＣＰＵＩがバス１０
０を介してＩｌｏ ６ に接続されて制御を行っている
。
５．５６がＡ側（二あυ、常用系のＣＰＵＩがバス１０
０を介してＩｌｏ ６ に接続されて制御を行っている
。
常用系（二異常が発生すると故障検出信号２００がアク
ティブ（二なシ、待機系の故障検出信号２０１がインア
クティブであることを条件として切換制御回路５２を介
して切換スイッチ５４．５５．５６をＢ １ｔ１１に切
換える。
ティブ（二なシ、待機系の故障検出信号２０１がインア
クティブであることを条件として切換制御回路５２を介
して切換スイッチ５４．５５．５６をＢ １ｔ１１に切
換える。
これ（二よって待機系のＣＰＵ ２はＤＭ ５１ Ｔ二
保持されている正常時の途中データを用いて、システム
を停止することなく制御を継続する。
保持されている正常時の途中データを用いて、システム
を停止することなく制御を継続する。
この場合、常用系の故障が回復すると、制御動作中の待
機系（二対してバックアップ動作を行ない待機系に異常
が発生すると、自動的（＝常用系（二切換って制御を継
続する。
機系（二対してバックアップ動作を行ない待機系に異常
が発生すると、自動的（＝常用系（二切換って制御を継
続する。
従ってバックアップの信頼性が同上すると共（二、待機
系から常用系への彼帰動作が容易（二なる。
系から常用系への彼帰動作が容易（二なる。
次（二本発明の他の実施例を第２図（＝示す。
第２図は、第１図（＝おけるＤＭ５０，５１をそれぞれ
システムバス１００ 、１ｏｔ ｔ＝直接（＝接続し、
バス切換装置５の内部（−ＤＭＡＩＩ７１Ｊ御回路５３
を設けてＤＭ ５０と５１内の途中データを互−転送し
てコピーしてお９、他は第１図と同じである。
システムバス１００ 、１ｏｔ ｔ＝直接（＝接続し、
バス切換装置５の内部（−ＤＭＡＩＩ７１Ｊ御回路５３
を設けてＤＭ ５０と５１内の途中データを互−転送し
てコピーしてお９、他は第１図と同じである。
これ（＝よって第１図と同じバンクアップ動作が行われ
る。また第３図は本発明のさら（＝他の実施例を示すも
ので、この場合は複数の常用系（二対して１つの待機系
がバックアップ動作を行っている。
る。また第３図は本発明のさら（＝他の実施例を示すも
ので、この場合は複数の常用系（二対して１つの待機系
がバックアップ動作を行っている。
例えばそれぞれＣＰＵＩ、ＰＭ３およびＣＰＵ １１
。
。
ＰＭ１３より成る２組の常用系（二対して、ＣＰＵ ２
。
。
ＰＭ４よシ成る１組の待機系が結合されておシ、各常用
系（一対してバス切換装置５，１５が設けられ、異常（
二なった１組の常用系（二対して待機系（−よるバック
アップが行われる。
系（一対してバス切換装置５，１５が設けられ、異常（
二なった１組の常用系（二対して待機系（−よるバック
アップが行われる。
バックアップの手順は上記第１図の場合と同様であシ、
これによって１組の待機系を用いて複数組の常用系（二
対するバンクアップが可能となる。
これによって１組の待機系を用いて複数組の常用系（二
対するバンクアップが可能となる。
以上説明したよう（二本発明（二よれば、常用系と待機
系とが互（二対等（二バックアップ動作する信頼性が高
くて操作の容易なプログラマブルコントローラのバック
アップ装置が得られる。
系とが互（二対等（二バックアップ動作する信頼性が高
くて操作の容易なプログラマブルコントローラのバック
アップ装置が得られる。
第１図〜弗３図は本発明の各実施例を示す回路図、第４
図は従来のバックアップ装置の一例を示す回路図である
。 １．２．１１ 中央演算処理装置（ＣＰＵ ）３．４，
１３ プログラムｉ己・厖装置（ＰＭ）５．１５ バス
切換装置 ６．１６ 入出力装置（Ｉｌｏ ） ５０．５１ データ記憶装置（ＤＭ ）５２ バス切換
制御回路 ５３ ＤＭＡ制御回路 ５４、５５．５６ 切換スイッチ １００．１０１ システムバス ２００ 、２０１ 故障検出信号
図は従来のバックアップ装置の一例を示す回路図である
。 １．２．１１ 中央演算処理装置（ＣＰＵ ）３．４，
１３ プログラムｉ己・厖装置（ＰＭ）５．１５ バス
切換装置 ６．１６ 入出力装置（Ｉｌｏ ） ５０．５１ データ記憶装置（ＤＭ ）５２ バス切換
制御回路 ５３ ＤＭＡ制御回路 ５４、５５．５６ 切換スイッチ １００．１０１ システムバス ２００ 、２０１ 故障検出信号
Claims (4)
- （１） 常用系のプログラマブルコントローラが異常に
なったときシステムバスを待機系のプログラマブルコン
トローラに切換えて制御動作をバンプレス（＝継続させ
るバス切換装置を備えたプログラマブルコントローラの
バックアップ装置（＝おいて、それぞれ常用系および待
機系（二接続され制御動作側は途中データを記憶すると
共（二非制御動作側は上記制御動作側の途中データのコ
ピーを行なう２組のデータ記憶装置と、制御動作中の常
用系または待機系の異常を検出してシステムバスを健全
側の系（二切換える切換制御回昂を備えたことを特徴と
するプログラマブルコントローラのバックアップ装置。 - （２）上記２組のデータば己憶装置をバス切換装置内（
二設け、上ｄ己切換制御回踏の動作（二よってバスを切
換えるよう（ニした特許請求の範囲第１項記載のプログ
ラマブルコントローラのバックアップ装置。 - （３）上記２組のデータ記憶装置をそれぞれ常用系およ
び待機系のバス（＝接続すると共（二、上記バス切換装
置内にデータ記憶装置の途中データの転送を制御してデ
ータのコピーを行わせるＤＭＡ制御回路を設けた特許請
求の範囲第１項記載のプログラマブルコントローラのバ
ックアップ装置。 - （４）複数の常用系（二対して１組の待機系を設け、そ
れぞれの常用系を共通の待機系でバックアップするよう
にした特許請求の範囲第１項記載のプログラマブルコン
トローラのバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106501A JPS60251443A (ja) | 1984-05-28 | 1984-05-28 | プログラマブルコントロ−ラのバツクアツプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106501A JPS60251443A (ja) | 1984-05-28 | 1984-05-28 | プログラマブルコントロ−ラのバツクアツプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251443A true JPS60251443A (ja) | 1985-12-12 |
Family
ID=14435181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106501A Pending JPS60251443A (ja) | 1984-05-28 | 1984-05-28 | プログラマブルコントロ−ラのバツクアツプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196901A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 多重化システムのプログラマブルコントロ−ラ復帰方式 |
| JPH04354001A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 冗長化制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129850A (en) * | 1979-03-28 | 1980-10-08 | Hitachi Ltd | Duplex system for multidata processor |
| JPS5692619A (en) * | 1979-12-27 | 1981-07-27 | Toshiba Corp | Coupling method of electronic computer and direct memory access device |
| JPS5911455A (ja) * | 1982-02-18 | 1984-01-21 | Mitsubishi Electric Corp | 中央演算処理装置の冗長システム |
-
1984
- 1984-05-28 JP JP59106501A patent/JPS60251443A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129850A (en) * | 1979-03-28 | 1980-10-08 | Hitachi Ltd | Duplex system for multidata processor |
| JPS5692619A (en) * | 1979-12-27 | 1981-07-27 | Toshiba Corp | Coupling method of electronic computer and direct memory access device |
| JPS5911455A (ja) * | 1982-02-18 | 1984-01-21 | Mitsubishi Electric Corp | 中央演算処理装置の冗長システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196901A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 多重化システムのプログラマブルコントロ−ラ復帰方式 |
| JPH04354001A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 冗長化制御装置 |
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