JPS6113627B2 - - Google Patents
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- Publication number
- JPS6113627B2 JPS6113627B2 JP55028513A JP2851380A JPS6113627B2 JP S6113627 B2 JPS6113627 B2 JP S6113627B2 JP 55028513 A JP55028513 A JP 55028513A JP 2851380 A JP2851380 A JP 2851380A JP S6113627 B2 JPS6113627 B2 JP S6113627B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- common bus
- control
- processors
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004891 communication Methods 0.000 claims description 11
- 238000012544 monitoring process Methods 0.000 claims description 4
- 230000000593 degrading effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は電子交換機の分散制御交換方式に関
し、特に複数の処理装置（プロセツサ）間が共通
母線で接続されたマルチプロセツサシステムに関
する。
し、特に複数の処理装置（プロセツサ）間が共通
母線で接続されたマルチプロセツサシステムに関
する。
従来この種システムにおいて、データ信号と制
御信号とは同一の信号線で通信していた。そのた
めプロセツサはこの２種類の信号を識別するため
に最初に受信した信号プロセツサ間の通信用のデ
ータか、制御用のデータか判別し、その結果から
通信用であれば次から受信する信号を受信バツフ
アに蓄積し、もし制御用であれば次に受信する信
号の内容に相当する制御を実行するようなハード
論理が必要であつた。
御信号とは同一の信号線で通信していた。そのた
めプロセツサはこの２種類の信号を識別するため
に最初に受信した信号プロセツサ間の通信用のデ
ータか、制御用のデータか判別し、その結果から
通信用であれば次から受信する信号を受信バツフ
アに蓄積し、もし制御用であれば次に受信する信
号の内容に相当する制御を実行するようなハード
論理が必要であつた。
また、データ系と制御系の信号線を同一の共通
母線に収容すると１つの障害にて同時に共通母線
に障害が生じる恐れがあるために共通母線を使用
して各プロセツサに対して必要なデータを限避し
たり、プロセツサが自分自身に付随する入出力装
置に対してはき出し処理を行なうための指示が送
出できないため、システムが二重化されていて系
が切替つても新しい系では系の切替え前の処理を
円滑に続行できない欠点があつた。
母線に収容すると１つの障害にて同時に共通母線
に障害が生じる恐れがあるために共通母線を使用
して各プロセツサに対して必要なデータを限避し
たり、プロセツサが自分自身に付随する入出力装
置に対してはき出し処理を行なうための指示が送
出できないため、システムが二重化されていて系
が切替つても新しい系では系の切替え前の処理を
円滑に続行できない欠点があつた。
本発明の目的は共通母線インタフエース装置の
ハード論理を簡単にしたマルチプロセツサシステ
ムを提供することにある。
ハード論理を簡単にしたマルチプロセツサシステ
ムを提供することにある。
本発明の他の目的は２重化されたマルチプロセ
ツサシステムにおいてプロセツサ間の共通母線に
障害が生じてもシステムの運用にほとんど影響を
与えないで、他系に系を切り替えることが可能な
共通母線方式を有するマルチプロセツサシステム
を提供することにある。
ツサシステムにおいてプロセツサ間の共通母線に
障害が生じてもシステムの運用にほとんど影響を
与えないで、他系に系を切り替えることが可能な
共通母線方式を有するマルチプロセツサシステム
を提供することにある。
本発明によれば、プロセツサ間の接続する共通
母線をプロセツサ間のデータ通信を行なうための
データ系共通母線とプロセツサ間の制御と系の切
替え制御を行なうための制御系共通母線に物理的
に分離して片方の共通母線に障害が生じても、も
う一方の正常な共通母線でプロセツサを制御する
ことを可能としたマルチプロセツサシステムが得
られる。
母線をプロセツサ間のデータ通信を行なうための
データ系共通母線とプロセツサ間の制御と系の切
替え制御を行なうための制御系共通母線に物理的
に分離して片方の共通母線に障害が生じても、も
う一方の正常な共通母線でプロセツサを制御する
ことを可能としたマルチプロセツサシステムが得
られる。
すなわち、本発明によれば通信用と制御用に異
なつた信号線を有することにより通信用の信号線
を受信する部分と制御系の信号を受信する部分の
ハードが異なるため、通信用のハードの処理は単
に受信する信号を受信バツフアに蓄積するだけで
よく、また制御系のハード処理は単に受信した情
報に相当するハード処理を実行するだけでよいこ
とになる。すなわちデータ系と制御系の信号線を
別にすればそのインタフエースのハード論理は非
常に簡単になる。
なつた信号線を有することにより通信用の信号線
を受信する部分と制御系の信号を受信する部分の
ハードが異なるため、通信用のハードの処理は単
に受信する信号を受信バツフアに蓄積するだけで
よく、また制御系のハード処理は単に受信した情
報に相当するハード処理を実行するだけでよいこ
とになる。すなわちデータ系と制御系の信号線を
別にすればそのインタフエースのハード論理は非
常に簡単になる。
さらに、本発明によれば一方の共通母線に障害
が生じても他方の共通母線が正常でプロセツサ間
の通信が可能であり、システムの現用の系は瞬時
に運用不可能にならないようにすることができ
る。このためシステムの系を他系に切替える前に
現用系の障害の生じていない母線を使用し必要な
データをレジスタに限避したり、各々のプロセツ
サに付随する入出力装置や通話路制御装置に対し
てはき出し処理を行い、その後系を切替えること
によりサービス程度をほとんど落とさないでシス
テムの運用を続けることが可能となる。
が生じても他方の共通母線が正常でプロセツサ間
の通信が可能であり、システムの現用の系は瞬時
に運用不可能にならないようにすることができ
る。このためシステムの系を他系に切替える前に
現用系の障害の生じていない母線を使用し必要な
データをレジスタに限避したり、各々のプロセツ
サに付随する入出力装置や通話路制御装置に対し
てはき出し処理を行い、その後系を切替えること
によりサービス程度をほとんど落とさないでシス
テムの運用を続けることが可能となる。
次に図面を参照して本発明について説明する。
図は本発明の一実施例を示すブロツク図であ
り、システムの状態監視やシステムの制御を目的
とする二重化されたプロセツサ１と、二重化され
たプロセツサ２〜ｎと、二重化されたデータ系共
通母線Ａ，Ｂと、二重化されたプロセツサ間制御
用共通母線Ｃ，Ｄと、プロセツサ本体iA，iB
（ｉ＝１〜ｎ）とプロセツサ本体に付随するデー
タ系共通母線インターフエース部ｉα，ｉγ（ｉ
＝１〜ｎ）と、制御系共通母線インターフエース
部ｉβ，ｉω（ｉ＝１〜ｎ）から構成される。
り、システムの状態監視やシステムの制御を目的
とする二重化されたプロセツサ１と、二重化され
たプロセツサ２〜ｎと、二重化されたデータ系共
通母線Ａ，Ｂと、二重化されたプロセツサ間制御
用共通母線Ｃ，Ｄと、プロセツサ本体iA，iB
（ｉ＝１〜ｎ）とプロセツサ本体に付随するデー
タ系共通母線インターフエース部ｉα，ｉγ（ｉ
＝１〜ｎ）と、制御系共通母線インターフエース
部ｉβ，ｉω（ｉ＝１〜ｎ）から構成される。
例えば、本システムが共通母線Ａ，Ｃを用いて
プロセツサ１Ａ，２Ａ……nAの構成で正常に動
作しているとする。この時データ系共通母線Ａは
プロセツサ間のデータ通信のために使用され、制
御系共通母線Ｃはプロセツサ１Ａが各プロセツサ
２Ａ〜nAの状態を定期的に監視するために用い
られている。この状態でシステムが運用されてい
る時、データ系共通母線Ａに障害が生じ各プロセ
ツサ間のデータ通信が不可能になつた場合、シス
テムはサービス程度をできるだけ落とさないで系
の切り替えを行なうことが必要となる。この場合
システム制御プロセツサは現在の系で正常な制御
系共通母線Ｃを用いて各プロセツサに系の切り替
え準備をさせる。制御系共通母線Ｃは本来系の切
り替えなどプロセツサの制御を専門とする共通母
線であるのでこの場合各プロセツサは制御系通母
線の制御情報によりハード的な割り込みにより系
の切り替え準備がなされる。次にプロセツサ１Ａ
が自分自身でプロセツサ１Ｂに切り替わつた後、
プロセツサ１Ｂは付随されている制御系共通母線
Ｄから各プロセツサ２Ｂ〜nBに制御情報を送出
しハート的に割り込みをかけ起動させる。これで
システムは新しい系（プロセツサ１Ｂ〜nB）で
運用を続ける。
プロセツサ１Ａ，２Ａ……nAの構成で正常に動
作しているとする。この時データ系共通母線Ａは
プロセツサ間のデータ通信のために使用され、制
御系共通母線Ｃはプロセツサ１Ａが各プロセツサ
２Ａ〜nAの状態を定期的に監視するために用い
られている。この状態でシステムが運用されてい
る時、データ系共通母線Ａに障害が生じ各プロセ
ツサ間のデータ通信が不可能になつた場合、シス
テムはサービス程度をできるだけ落とさないで系
の切り替えを行なうことが必要となる。この場合
システム制御プロセツサは現在の系で正常な制御
系共通母線Ｃを用いて各プロセツサに系の切り替
え準備をさせる。制御系共通母線Ｃは本来系の切
り替えなどプロセツサの制御を専門とする共通母
線であるのでこの場合各プロセツサは制御系通母
線の制御情報によりハード的な割り込みにより系
の切り替え準備がなされる。次にプロセツサ１Ａ
が自分自身でプロセツサ１Ｂに切り替わつた後、
プロセツサ１Ｂは付随されている制御系共通母線
Ｄから各プロセツサ２Ｂ〜nBに制御情報を送出
しハート的に割り込みをかけ起動させる。これで
システムは新しい系（プロセツサ１Ｂ〜nB）で
運用を続ける。
次に前例と同様にシステム共通母線Ａ，Ｃを用
いて運用している時、制御系共通母線Ｃに障害が
生じシステム監視、制御プロセツサ１Ａが正常な
各プロセツサの状態情報を読めなくなつた場合、
システムは他の系に切り替わらなくてはならな
い。この場合制御系共通母線Ｃが障害であるので
システム制御プロセツサ１Ａはデータ系共通母線
Ａを用いて各プロセツサ２Ａ〜nAに系の切り替
え準備指令を示すデータを送出する。各プロセツ
サ２Ａ〜nAはこのデータを受信するとプログラ
ムでこのデータの内容を解析し系の切り替え準備
を行なう。その後プロセツサ１Ａが自分自身でプ
ロセツサ１Ｂに切り替わつた後、プロセツサ１Ｂ
は付随されている制御系共通母線Ｄから各プロセ
ツサ２Ｂ〜nBに制御情報を送出しハード的に割
り込みをかけ起動させる。これでシステムは新し
い系（プロセツサ１Ｂ〜nB）で運用を続ける。
いて運用している時、制御系共通母線Ｃに障害が
生じシステム監視、制御プロセツサ１Ａが正常な
各プロセツサの状態情報を読めなくなつた場合、
システムは他の系に切り替わらなくてはならな
い。この場合制御系共通母線Ｃが障害であるので
システム制御プロセツサ１Ａはデータ系共通母線
Ａを用いて各プロセツサ２Ａ〜nAに系の切り替
え準備指令を示すデータを送出する。各プロセツ
サ２Ａ〜nAはこのデータを受信するとプログラ
ムでこのデータの内容を解析し系の切り替え準備
を行なう。その後プロセツサ１Ａが自分自身でプ
ロセツサ１Ｂに切り替わつた後、プロセツサ１Ｂ
は付随されている制御系共通母線Ｄから各プロセ
ツサ２Ｂ〜nBに制御情報を送出しハード的に割
り込みをかけ起動させる。これでシステムは新し
い系（プロセツサ１Ｂ〜nB）で運用を続ける。
本発明は以上説明したように、マルチプロセツ
サシステムにおいてデータ系と制御系の共通母線
を物理的に分離することで共通母線制御部の論理
が簡単になるだけでなくプロセツサ自身がLSI化
され、それ自体の障害が非常に減少しつつある現
在、データ系と制御系の二種類の共通母線をプロ
セツサに付随させる本方式はマルチプロセツサシ
ステムにおいて、片方の共通母線に障害が生じて
も、プロセツサ自体が正常であれば、サービス程
度をできるだけ落とさないでシステムの運用を続
行できる効果がありマルチプロセツサシステムの
プロセツサ間共通母線方式に非常に適している。
サシステムにおいてデータ系と制御系の共通母線
を物理的に分離することで共通母線制御部の論理
が簡単になるだけでなくプロセツサ自身がLSI化
され、それ自体の障害が非常に減少しつつある現
在、データ系と制御系の二種類の共通母線をプロ
セツサに付随させる本方式はマルチプロセツサシ
ステムにおいて、片方の共通母線に障害が生じて
も、プロセツサ自体が正常であれば、サービス程
度をできるだけ落とさないでシステムの運用を続
行できる効果がありマルチプロセツサシステムの
プロセツサ間共通母線方式に非常に適している。
図は本発明の一実施例を示した構成図である。
１…２重化されたシステム監視、システム制御
プロセツサ、２〜ｎ…２重化されたプロセツサ
群、Ａ及びＢ…２重化されたデータ系共通母線、
Ｃ及びＤ…２重化された制御系共通母線、ｉα及
びｉγ（ｉ＝１〜ｎ）…各プロセツサのデータ系
共通母線インタフエース部、ｉβ及びｉω（ｉ＝
１〜ｎ）…各プロセツサの制御系共通母線インタ
フエース部、iA及びiB（ｉ＝１〜ｎ）…プロセ
ツサ本体。
プロセツサ、２〜ｎ…２重化されたプロセツサ
群、Ａ及びＢ…２重化されたデータ系共通母線、
Ｃ及びＤ…２重化された制御系共通母線、ｉα及
びｉγ（ｉ＝１〜ｎ）…各プロセツサのデータ系
共通母線インタフエース部、ｉβ及びｉω（ｉ＝
１〜ｎ）…各プロセツサの制御系共通母線インタ
フエース部、iA及びiB（ｉ＝１〜ｎ）…プロセ
ツサ本体。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサを共通母線により相互接続
したマルチプロセツサシステムにおいて； システムの状態監視およびシステムの系切替え
制御を行なう第１および第２プロセツサを備える
システム制御プロセツサと； このシステム制御プロセツサにより監視制御さ
れる第１および第２プロセツサをそれぞれ備える
複数の一般プロセツサと； 前記システム制御プロセツサおよび前記一般プ
ロセツサの前記第１プロセツサ相互間、前記第２
プロセツサ相互間をそれぞれ接続し、かつ前記シ
ステム制御プロセツサおよび前記一般プロセツサ
の相互間のデータ通信を行なうための互いに物理
的に分離された第１および第２データ系共通母線
と； 前記システム制御プロセツサおよび前記一般プ
ロセツサの前記第１プロセツサ相互間、前記第２
プロセツサ相互間をそれぞれ接続し、かつ前記シ
ステム制御プロセツサから前記一般プロセツサに
対する監視および系切替え制御を行なうための互
いに物理的に分離された第１および第２制御系共
通母線とを備え； 前記第１データ系共通母線および前記第１制御
系共通母線により相互接続された前記システム制
御プロセツサおよび前記一般プロセツサの前記第
１プロセツサの系と前記第２データ系共通母線お
よび前記第２制御系共通母線により相互接続され
た前記システム制御プロセツサおよび前記一般プ
ロセツサの前記第２プロセツサの系とのいずれか
の系による稼働状態においてこの稼働系に共通母
線使用不能障害が発生したとき、前記システム制
御プロセツサは稼働系のデータ系共通母線および
制御系共通母線のいずれかの使用可能な共通母線
を介して前記一般プロセツサに系切替え指示を行
ないかつ前記システム制御プロセツサは自己の系
切替えを行なうことを特徴とするマルチプロセツ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851380A JPS56124962A (en) | 1980-03-06 | 1980-03-06 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851380A JPS56124962A (en) | 1980-03-06 | 1980-03-06 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124962A JPS56124962A (en) | 1981-09-30 |
| JPS6113627B2 true JPS6113627B2 (ja) | 1986-04-14 |
Family
ID=12250758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2851380A Granted JPS56124962A (en) | 1980-03-06 | 1980-03-06 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56124962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317011U (ja) * | 1989-06-30 | 1991-02-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858629A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | バス切替方式 |
| JP2768449B2 (ja) * | 1990-03-01 | 1998-06-25 | 富士通株式会社 | 光パラレルデータ転送方式 |
-
1980
- 1980-03-06 JP JP2851380A patent/JPS56124962A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317011U (ja) * | 1989-06-30 | 1991-02-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124962A (en) | 1981-09-30 |
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