JPS60191339A - 冗長化デイジタル式制御装置 - Google Patents
冗長化デイジタル式制御装置Info
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- JPS60191339A JPS60191339A JP59045715A JP4571584A JPS60191339A JP S60191339 A JPS60191339 A JP S60191339A JP 59045715 A JP59045715 A JP 59045715A JP 4571584 A JP4571584 A JP 4571584A JP S60191339 A JPS60191339 A JP S60191339A
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- output
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、中央演算処理ユニットＣＰＵが多重化され
ているディジタル式制御装置の接点出力切換回路を経済
化できる冗長化ディジタル式制御装置に関するものであ
る。
ているディジタル式制御装置の接点出力切換回路を経済
化できる冗長化ディジタル式制御装置に関するものであ
る。
従来との種の装置として第１図に示すものかあつた。図
において１はプロセス、２は上記プロセス１を制御する
ための冗長化ディジタル式制御装置である。３，４は上
記プロセス１からの接点入力信号をディジタル信号に変
換するＡ系及びＢ系の接点入力装置、７，８は中央演算
処理ユニット（以下ＣＰＵという）５，６からのディジ
タル信号を接点信号に変換するＡ系及びＢ系の接点出力
装置、１０は上記接点出力装置７，８からの信号を選択
的に切換えるスイッチである。また５は２重化された片
系のＣＰＵ （以下ＣＰＵ−Ａ系という）であり、上記
接点入力装置３から制御入力信号値を読み取り、演算処
理後接点出力装置７に出力する。
において１はプロセス、２は上記プロセス１を制御する
ための冗長化ディジタル式制御装置である。３，４は上
記プロセス１からの接点入力信号をディジタル信号に変
換するＡ系及びＢ系の接点入力装置、７，８は中央演算
処理ユニット（以下ＣＰＵという）５，６からのディジ
タル信号を接点信号に変換するＡ系及びＢ系の接点出力
装置、１０は上記接点出力装置７，８からの信号を選択
的に切換えるスイッチである。また５は２重化された片
系のＣＰＵ （以下ＣＰＵ−Ａ系という）であり、上記
接点入力装置３から制御入力信号値を読み取り、演算処
理後接点出力装置７に出力する。
同様に６は２重化された他の片系のＣＰＵ （以下口−
Ｂ系）であり、接点入力装置４からの制御入力値を読み
とシ、演算処理後接点出力装置８に出力する。ＣＰＵ−
Ａ系５及びＣＰＵ −Ｂ系６の故障検出信号はロジック
回路９に入力する。上記ロジック回路９の出力はスイッ
チ１０に入力し、そのスイッチ１０の位置を選択する信
号に使われる。
Ｂ系）であり、接点入力装置４からの制御入力値を読み
とシ、演算処理後接点出力装置８に出力する。ＣＰＵ−
Ａ系５及びＣＰＵ −Ｂ系６の故障検出信号はロジック
回路９に入力する。上記ロジック回路９の出力はスイッ
チ１０に入力し、そのスイッチ１０の位置を選択する信
号に使われる。
次に動作について説明する。
ＣＰＵ −Ａ系５は接点入力装置３を介して入力したプ
ロセス１からの制御入力信号値に基づいて制御演算を行
ない、その演算結果を接点出力装置７を介してスイッチ
１０に出力する。同様にＣＰＵ−Ｂ系６も接点入力装置
４を介して入力したプロセス１からの制御入力信号値に
基づいて制御演算を行ないその演算結果を接点出力装置
８を介して演算結果をスイッチ１０に出力する。上記Ｃ
ＰＵ−Ａ系５゜ＣＰＵ −Ｂ系６は同様の構成を成し、
全く同じ演算を行なっているため、ＣＰＵが両系とも正
常である限り、その演算結果は全く等しい。また、ＣＰ
Ｕ−Ａ系５は常に自己診断を行ない、その診断の結果異
常が検出されればＣＰＵ −Ａ糸故障信号をＯＮにする
。
ロセス１からの制御入力信号値に基づいて制御演算を行
ない、その演算結果を接点出力装置７を介してスイッチ
１０に出力する。同様にＣＰＵ−Ｂ系６も接点入力装置
４を介して入力したプロセス１からの制御入力信号値に
基づいて制御演算を行ないその演算結果を接点出力装置
８を介して演算結果をスイッチ１０に出力する。上記Ｃ
ＰＵ−Ａ系５゜ＣＰＵ −Ｂ系６は同様の構成を成し、
全く同じ演算を行なっているため、ＣＰＵが両系とも正
常である限り、その演算結果は全く等しい。また、ＣＰ
Ｕ−Ａ系５は常に自己診断を行ない、その診断の結果異
常が検出されればＣＰＵ −Ａ糸故障信号をＯＮにする
。
同様にＣＰＵ −Ｂ系６も常に自己診断を行々っておシ
、異常が検出されればＣＰＵ −Ｂ系故障信号をＯＮに
する。次に、ロジック回路９は上記のＣＰＵ故障信号を
入力し、いずれのＣＰＵ出力をプロセス１に出力するか
判断し、その結果をスイッチ１０に出力する。上記スイ
ッチ１０はロジック回路９の出力に従って切換わり、Ｃ
ＰＵ出力を選択する。
、異常が検出されればＣＰＵ −Ｂ系故障信号をＯＮに
する。次に、ロジック回路９は上記のＣＰＵ故障信号を
入力し、いずれのＣＰＵ出力をプロセス１に出力するか
判断し、その結果をスイッチ１０に出力する。上記スイ
ッチ１０はロジック回路９の出力に従って切換わり、Ｃ
ＰＵ出力を選択する。
例えばロジック回路９はＣＰＵが両系とも正常であれば
スイッチ１０に対して現状維持を指令する。
スイッチ１０に対して現状維持を指令する。
またＣＰＵ −Ａ糸故障信号がＯＮになればＢを、ＣＰ
Ｕ−Ｂ系故障信号がＯＮになればＡを選択するようにス
イッチ１０に指示し、万−ＣＰＵが両系とも故障したと
きはスイッチ１０を双方の系から切離しプロセス１を現
状維持させるような操作を行なう。
Ｕ−Ｂ系故障信号がＯＮになればＡを選択するようにス
イッチ１０に指示し、万−ＣＰＵが両系とも故障したと
きはスイッチ１０を双方の系から切離しプロセス１を現
状維持させるような操作を行なう。
従って第１図のような装置ではＣＰＵ −Ａ系５．ＣＰ
Ｕ−Ｂ系６のいずれかが正常であればプラントの制御を
支障なく行なえるため、装置全体の信頼性を高くするこ
とができる。
Ｕ−Ｂ系６のいずれかが正常であればプラントの制御を
支障なく行なえるため、装置全体の信頼性を高くするこ
とができる。
従来の冗長化ディジタル式制御装置は上記のように構成
されているので、多重化ＣＰＵの出力を切換えるハード
ウェア（例えばロジック回路９．スイッチ１０）が必要
となり、装置が複雑になるなどの欠点があった。
されているので、多重化ＣＰＵの出力を切換えるハード
ウェア（例えばロジック回路９．スイッチ１０）が必要
となり、装置が複雑になるなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、接点出力装置において外部からの
その出力接点を強制的にオープンできる回路を付加する
ことにより、出力切換ハードウェア（例えばロジック回
路９、スイッチ１０）が不要な冗長化ディジタル制御装
置を提供することを目的としている。
めになされたもので、接点出力装置において外部からの
その出力接点を強制的にオープンできる回路を付加する
ことにより、出力切換ハードウェア（例えばロジック回
路９、スイッチ１０）が不要な冗長化ディジタル制御装
置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。まず
構成を説明すると、第２図において１はプロセス、２は
プロセス１を制御するための冗長化ディジタル式制御装
置である。３，４はプロセス１からの接点入力信号をデ
ィジタル信号に変換する接点入力装置、１７，１８はＣ
ＰＵ ５ 、６からのディジタル信号をリレー駆動信号
に変換して出力接点を動作または不動作する接点出力装
置である。
構成を説明すると、第２図において１はプロセス、２は
プロセス１を制御するための冗長化ディジタル式制御装
置である。３，４はプロセス１からの接点入力信号をデ
ィジタル信号に変換する接点入力装置、１７，１８はＣ
ＰＵ ５ 、６からのディジタル信号をリレー駆動信号
に変換して出力接点を動作または不動作する接点出力装
置である。
また、５は２重化された片系ＣＰＵ （ＣＰＵ−Ａ系）
であシ、接点入力装置３からの制御入力信号を入力し、
演算処理後接点出力装置１７に出力する。同様に６は２
重化されたもう片系のＣＰＵ （ＣＰＵ −Ｂ系）であ
り、接点入力装置４からの制御入力値を読み取り演算処
理後、接点出力装置１８に出力する。
であシ、接点入力装置３からの制御入力信号を入力し、
演算処理後接点出力装置１７に出力する。同様に６は２
重化されたもう片系のＣＰＵ （ＣＰＵ −Ｂ系）であ
り、接点入力装置４からの制御入力値を読み取り演算処
理後、接点出力装置１８に出力する。
上記ＣＰＵ −Ａ系５及びＣＰＵ −Ｂ系６の故障検出
信号は夫々接点出力装置１７．１８の強制間入力端子に
入力するよう接続されている。
信号は夫々接点出力装置１７．１８の強制間入力端子に
入力するよう接続されている。
第３図に接点出力装置１７，１８の構成を示す。
但し、接点出力装置１８は全く同一構成のため省略した
。接点出力装置１７．１８は強制間入力信号がＯＦＦの
場合に、ＣＰＵからのディジタル出力信号に従ってリレ
ーＲＹが０Ｎ１０ＦＦ動作できるよう構成されており、
強制間入力信号がＯＮの場合はＣＰＵからのディジタル
出力信号にかかわらず、リレーＲＹを強制的にＯＦ’Ｆ
（不動作）させる機能を有する。上記接点出力装置１
７．１８の出力は第２図に示す構成図のＯＲゲート２０
を介してプロセス１に出力される。
。接点出力装置１７．１８は強制間入力信号がＯＦＦの
場合に、ＣＰＵからのディジタル出力信号に従ってリレ
ーＲＹが０Ｎ１０ＦＦ動作できるよう構成されており、
強制間入力信号がＯＮの場合はＣＰＵからのディジタル
出力信号にかかわらず、リレーＲＹを強制的にＯＦ’Ｆ
（不動作）させる機能を有する。上記接点出力装置１
７．１８の出力は第２図に示す構成図のＯＲゲート２０
を介してプロセス１に出力される。
ＣＰＵ −Ａ系５は接点入力装置３を介して読み取った
プロセスｌからの制御入力信号値に基づいて制御演算を
行ない、その演算結果を接点出力装置１７を介してＯＲ
ゲート２０に伝える。また、ＣＰＵ−Ｂ系６も上記ＣＰ
Ｕ −Ａ系５同様に接点入力装置４を介して読み取った
プロセス１からの制御入力信号値に基づいて制御演算を
行ない演算結果を接点出力装置１８を介してＯＲゲート
２０に伝える。上記ＣＰＵ −Ａ系５、ＣＰＵ −Ｂ系
６は全く同じ演算を行なっているため、ＣＰＵが両系と
もの正常である限シ、その演算結果は全く等しい。
プロセスｌからの制御入力信号値に基づいて制御演算を
行ない、その演算結果を接点出力装置１７を介してＯＲ
ゲート２０に伝える。また、ＣＰＵ−Ｂ系６も上記ＣＰ
Ｕ −Ａ系５同様に接点入力装置４を介して読み取った
プロセス１からの制御入力信号値に基づいて制御演算を
行ない演算結果を接点出力装置１８を介してＯＲゲート
２０に伝える。上記ＣＰＵ −Ａ系５、ＣＰＵ −Ｂ系
６は全く同じ演算を行なっているため、ＣＰＵが両系と
もの正常である限シ、その演算結果は全く等しい。
一方、ＣＰＵ −Ａ系５、ＣＰＵ −Ｂ系６はともに常
に自己診断処理を行なっておシ、異常が検出されれば夫
々ＣＰＵ−Ａ糸故障信号、ＣＰＵ −Ｂ糸故障信号をＯ
Ｎにする。上記故障信号は夫々接点出力装置１７．１８
の強制開信号の入力端子に接続しているため、ＣＰＵ
−Ａ系５に故障が検出されれば接点出力装置１７の出力
信号がＣＰＵ −Ａ系５のディジタル出力値にかかわら
ず強制的にＯＦＦ （開）となり、同様にＣＰＵ −Ｂ
系に故障が検出されれば接点出力装置１８の出力信号が
強制的Ｋ ＯＦＦ （開）となる。
に自己診断処理を行なっておシ、異常が検出されれば夫
々ＣＰＵ−Ａ糸故障信号、ＣＰＵ −Ｂ糸故障信号をＯ
Ｎにする。上記故障信号は夫々接点出力装置１７．１８
の強制開信号の入力端子に接続しているため、ＣＰＵ
−Ａ系５に故障が検出されれば接点出力装置１７の出力
信号がＣＰＵ −Ａ系５のディジタル出力値にかかわら
ず強制的にＯＦＦ （開）となり、同様にＣＰＵ −Ｂ
系に故障が検出されれば接点出力装置１８の出力信号が
強制的Ｋ ＯＦＦ （開）となる。
従ってＯＲゲート２０の出力状態は下肥のようになる。
ｉ） ＣＰＵ−Ａ系５、ＣＰＵ −Ｂ系６が共に正常で
あるときＣＰＵ −Ａ系５、ＣＰＵ−Ｂ系６は共に正常
であり、その演算結果は全く等しいため、両系の演算結
果が出力される。
あるときＣＰＵ −Ａ系５、ＣＰＵ−Ｂ系６は共に正常
であり、その演算結果は全く等しいため、両系の演算結
果が出力される。
ｉｉ ）ＣＰＵ −Ａ系５のみ異常であるとき接点出力
装置１７の出力がＯＦＦとなるため、ＣＰＵ −Ｂ系６
の演算結果のみが出力される。
装置１７の出力がＯＦＦとなるため、ＣＰＵ −Ｂ系６
の演算結果のみが出力される。
１ｉｉ） ＣＰＵ −Ｂ系６のみ異常であるとき、接点
出力装置１８の出力がＯＦＦとなるため、ＣＰＵ−Ａ系
５の演算結果のみが出力される。
出力装置１８の出力がＯＦＦとなるため、ＣＰＵ−Ａ系
５の演算結果のみが出力される。
ｉＶ） ＣＰＵ−Ａ系５、ＣＰＵ −Ｂ系６がともに異
常であるとき、接点出力装置１７，１８の出力がともに
ＯＦＦとなるため、ＯＲゲート２０の出力もＯＦＦとな
シ、プロセスｌは制御出力がＯＦＦとなるため現状維持
される。
常であるとき、接点出力装置１７，１８の出力がともに
ＯＦＦとなるため、ＯＲゲート２０の出力もＯＦＦとな
シ、プロセスｌは制御出力がＯＦＦとなるため現状維持
される。
また、上記実施例においてＯＲゲート２０をワイアード
ＯＲ回路（第４図参照）で構成することによ、９ＯＲゲ
ート２０は信号線の結紐だけで構成できるため、新たに
ハードウェアを追加する必要はなく経済的である。
ＯＲ回路（第４図参照）で構成することによ、９ＯＲゲ
ート２０は信号線の結紐だけで構成できるため、新たに
ハードウェアを追加する必要はなく経済的である。
なお上記実施例ではＣＰＵ ５ 、６を切換える場合に
ついて示したが、手動操作回路３０への切換えであって
もよく、第５図に示すようにＯＲゲート２０の構成を手
動操作回路３０から入力可能にゲートを設けた構成とす
ることにょシ手動操作回路３０への切換えも容易に行な
えるようになシ、上記実施例と同様の効果を奏する。
ついて示したが、手動操作回路３０への切換えであって
もよく、第５図に示すようにＯＲゲート２０の構成を手
動操作回路３０から入力可能にゲートを設けた構成とす
ることにょシ手動操作回路３０への切換えも容易に行な
えるようになシ、上記実施例と同様の効果を奏する。
以上のように、この発明によれば接点出力装置にＣＰＵ
が異常であるときは強制的に出力をＯＦＦとする機能を
付加し、ＣＰＵの切換をＯＲゲートで行なうように構成
したので、装置が安価にでき、また信頼性の高い冗長化
ディジタル式制御装置が得られるという効果がある。
が異常であるときは強制的に出力をＯＦＦとする機能を
付加し、ＣＰＵの切換をＯＲゲートで行なうように構成
したので、装置が安価にでき、また信頼性の高い冗長化
ディジタル式制御装置が得られるという効果がある。
第１図は従来の冗長化ディジタル式制御装置を示す構成
図、第２図はこの発明の一実施例による冗長化ディジタ
ル式制御装置を示す構成図、第３図は第２図の接点出力
装置部分を示す構成図、第４図は第２図のＯＲゲート部
分を示す構成図、第５図はこの発明の他の実施例による
手動操作回路を含んだ冗長化ディジタル式制御装置を示
す構成図である。 ｌ・・・プロセス、２・・・制御装置、５，６・・・Ｃ
ＰＵ 。 １７．１８・・・接点出力装置、２０・・・ＯＲゲート
。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社
図、第２図はこの発明の一実施例による冗長化ディジタ
ル式制御装置を示す構成図、第３図は第２図の接点出力
装置部分を示す構成図、第４図は第２図のＯＲゲート部
分を示す構成図、第５図はこの発明の他の実施例による
手動操作回路を含んだ冗長化ディジタル式制御装置を示
す構成図である。 ｌ・・・プロセス、２・・・制御装置、５，６・・・Ｃ
ＰＵ 。 １７．１８・・・接点出力装置、２０・・・ＯＲゲート
。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社
Claims (1)
- 中央演算処理ユニットが多重化された冗長化ディジタル
式制御装置において、上記各中央演算処理ユニットが正
常な場合は該各中央演算処理ユニットが演算処理した制
御出力を出力し、異常な場合は該制御出力を不出力にす
る接点出力装置と、上記各接点出力装置の論理和信号を
プロセスへ供給するＯＲゲートとを備えたことを特徴と
する冗長化ディジタル式制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045715A JPS60191339A (ja) | 1984-03-12 | 1984-03-12 | 冗長化デイジタル式制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045715A JPS60191339A (ja) | 1984-03-12 | 1984-03-12 | 冗長化デイジタル式制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60191339A true JPS60191339A (ja) | 1985-09-28 |
Family
ID=12727044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045715A Pending JPS60191339A (ja) | 1984-03-12 | 1984-03-12 | 冗長化デイジタル式制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60191339A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106444354A (zh) * | 2015-08-11 | 2017-02-22 | 南京理工大学 | 一种双cpu的冗余控制器 |
| JP2021033600A (ja) * | 2019-08-23 | 2021-03-01 | 三菱電機株式会社 | デジタル出力装置 |
| JP7158551B1 (ja) * | 2021-10-15 | 2022-10-21 | 株式会社京三製作所 | 接点出力装置 |
-
1984
- 1984-03-12 JP JP59045715A patent/JPS60191339A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106444354A (zh) * | 2015-08-11 | 2017-02-22 | 南京理工大学 | 一种双cpu的冗余控制器 |
| JP2021033600A (ja) * | 2019-08-23 | 2021-03-01 | 三菱電機株式会社 | デジタル出力装置 |
| JP7158551B1 (ja) * | 2021-10-15 | 2022-10-21 | 株式会社京三製作所 | 接点出力装置 |
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