JPH027434B2 - - Google Patents

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JPH027434B2
JPH027434B2 JP56130599A JP13059981A JPH027434B2 JP H027434 B2 JPH027434 B2 JP H027434B2 JP 56130599 A JP56130599 A JP 56130599A JP 13059981 A JP13059981 A JP 13059981A JP H027434 B2 JPH027434 B2 JP H027434B2
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signal
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Shigeru Sugamori
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Advantest Corp
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 この発明はICテスタに関し、特に被試験ICに
与える試験パターン信号及び被試験ICから出力
される信号の論理を判定するためのストローブ信
号に発生する位相ずれを自動的に修正することが
できるICテスタを提供しようとするものである。
半導体メモリのようなICを試験するICテスタ
は例えば第１図に示すように構成される。図中１
はタイミング信号発生器である。このタイミング
信号発生器１から基本クロツク信号２がパターン
発生器３に与えられ、基本クロツク２に従つてパ
ターン発生器３から試験パターン信号４と期待値
パターン５が出力される。試験パターン信号４は
ドライバ波形整形回路６に供給され、波形整形さ
れて可変遅延回路群７とドライバ群８を通じて被
試験IC９の各端子ピンに供給される。
被試験IC９の読出出力はＨ論理かＬ論理かを
判定する論理判定回路群１１に供給され、出力信
号の論理を判定し、その判定結果は論理比較回路
１２に供給される。論理比較回路１２の他方の入
力端子にはパターン発生器３から期待値パターン
信号５が与えられ、被試験IC９から読出された
信号と期待値パターンとを比較しその一致不一致
を不良解析部１３で判定し、不一致が検出された
ときその被試験ICを不良と判定するように動作
するものである。
こゝでドライバ波形整回路６にはタイミング信
号発生器１からタイミング選択回路１４を通じて
各種のタイミングを持つタイミング信号が供給さ
れる。このタイミング信号は被試験ICの各端子
ピンに与える信号の性質に応じてそのタイミング
を整定するものであり、被試験IC９の種類及び
試験の種類に応じて設定され、このタイミング信
号によつて試験パターン信号４は例えば第２図Ａ
に示す基準位相に対しＢ〜Ｅに示すようにタイミ
ングが整定され可変遅延回路群７を通じてドライ
バ群８に供給される。
一方、論理判定回路１１には同様にタイミング
信号発生器１からタイミング選択回路１５と可変
遅延回路群１６を通じてストローブ信号が与えら
れ、このストローブ信号によつて論理判定のタイ
ミングが整定される。
第２図に示す信号のタイミングT1，T2，T3，
T4はタイミング選択回路１４，１５で与えられ
る。この遅延時間T1〜T4は被試験ICの種類及び
試験項目、信号の振幅等によつて決定される。こ
の決定要素は例えば磁気デイスクのような記憶装
置１７に記憶した試験プログラムに記憶されて居
り、この試験プログラムをマイクロコーピユータ
１８が読出してタイミング選択回路１４，１５に
設定する。
可変遅延回路群７及び１６はドライバ群８に与
える試験パターン信号及び論理判定回路群１１に
与えるストローブ信号の位相を微調整し、試験パ
ターン信号の相互間の位相が規定の位相差（例え
ば第２図のT1〜T4を持つように、及びストロー
ブ信号の相互の位相差が規定の位相差を持つよう
にするために設けられたものである。つまり、タ
イミング選択回路１４及び１５において被試験素
子の変更及び試験の項目毎に信号路の切換が行な
われる。この信号路の切換により各信号路が持つ
位相特性が変化し、各信号路間に位相差（以下ス
キユーと称す）が発生する。この信号路間の位相
差をゼロに調整するために可変遅延回路７及び１
６が挿入され、信号路の相互間のスキユーがゼロ
となるようにし、このように各信号路間に発生す
るスキユーをゼロに調整した上でタイミング選択
回路１４，１５において各タイミングT1〜T4を
与えることにより各信号路間に正確に規定の位相
を持たせることができる。
然し乍ら従来はICテスタの出荷時に代表的な
IC試験に適合するように可変遅延回路群７と１
６の各遅延素子を調整するだけであつた。このた
め試験条件を変えた場合には各信号間にスキユー
が発生した状態で使用しているのが現状である。
被試験素子の規格が予め設定した素子の規格と似
ているような場合にはスキユーの発生量はわずか
であり、無視できる程度である。しかし規格が大
きく異なる場合には試験条件も大きく異なるため
スキユーの発生量も大きくなり、無視できないも
のとなる。最近はICの種類も多くなり、このた
めにタイミング選択回路１４，１５における信号
路の切換の組合せも多くなつてきたため、予め可
変遅延回路群７及び１６に設定した補正量でスキ
ユーの発生量を小さく抑えることができなくなつ
てきた。
このため試験を行なう毎にスキユーがゼロとな
るように可変遅延回路群８と１６を調整すること
も考えられるが、その都度調整を行なうのでは無
駄な時間を費し、試験時間が長くなつてしまう欠
点がある。
この発明の目的はどのような規格のICでもス
キユーをゼロの状態で試験を行なうことができる
ICテスタを提供するにある。
この発明ではドライバ群８の出力側に位相比較
手段を設け、この位相比較手段において各信号路
を通じて出力される試験パターン信号の相互の位
相差を測定できるように構成し、初めて試験する
ICに関しては予め較正モードで動作させ、その
較正モードで動作させている間に試験パターン信
号の相互間のスキユー量をゼロとするための可変
遅延回路群７の遅延時間を測定し、その測定値を
可変遅延回路群７に設定すると共にその設定値を
記憶器に記憶させる。
更に論理判定回路群１１の入力側にはその被試
験素子の条件に合致した基準位相差を持つ信号を
出力する信号源を接続し、この信号源から出力さ
れる基準位相差を持つ信号を論理判定回路群１１
の各判定回路に与え、この基準位相差を持つ信号
の論理を正確に判定できるように可変遅延回路群
１６でストローブ信号の位相を較正する。この可
変遅延回路群１６に与える遅延時間データを記憶
器に記憶する。
このように初めて試験する種類のICの場合に
は較正モードにおいてそのIC素子の試験に必要
なスキユー補正データを得るようにし、その補正
データを記憶器に取込むことにより２回目以降の
試験には記憶器に取込んだ補正データを利用して
可変遅延回路群７と１６の遅延時間を設定し、こ
れにより常にスキユーがゼロの状態で試験を行な
うことができる。
以下にこの発明の一実施例を図面を用いて詳細
に説明する。
第３図にこの発明の一実施例を示す。第３図に
おいて第１図と対応する部分には同一符号を付し
てその重複説明は省略するが、この発明において
はドライバ群８と被試験IC９との間及び被試験
素子９と論理判定回路１１の間にこれら間を切離
す手段２１，２２を設ける。この切離し手段２
１，２２は例えばリレー接点によつて構成するこ
とができ、初めて試験を行なう種類のICについ
ては較正モードにおいてこの切離し手段２１，２
２によつてドライバ群８と論理判定回路群１１を
被試験素子９から切離す。この切離し状態では被
試験IC９に関係なく、可変遅延回路群７と１６
の遅延時間を較正することができる。
一方、切離し手段２１，２２が切離された状態
ではスイツチ２３によつてドライバ群８の出力側
に位相比較手段２５を接続し、スイツチ２４によ
つて論理比較器群１１の入力側に信号源２６を接
続する。位相比較手段２５にはタイミング信号発
生器１から試験パターン信号の基準位相を持つ信
号を与え、その基準位相信号とドライバ群８から
出力される信号とを位相比較する。その位相比較
結果はバスライン２７を通じてマイクロコーピユ
ータ１８に取込まれ、マイクロコーピユータ１８
の演算処理により可変遅延回路群７の遅延時間を
バスライン２７を通じて制御し、各信号の位相差
がゼロとなるように可変遅延回路群７の遅延時間
を設定する。この設定は可変遅延回路群７に例え
ばレジスタとＤ−Ａ変換器を設け、レジスタに各
遅延素子に与える遅延時間データをセツトし、そ
のレジスタにセツトしたデイジタルデータをＤ−
Ａ変換し、そのＤ−Ａ変換出力を可変遅延素子に
与えてその遅延量を制御するように構成すること
ができる。またデイジタル信号を与えて直接所定
の遅延時間を得る遅延素子を用いることもでき
る。
一方、信号源２６には同様にタイミング信号発
生器１から所定の位相を持つ信号を入力し、その
基準位相信号をスイツチ２４を通じて論理判定回
路群１１に与える。この基準位相信号を正確に論
理判定することができるように可変遅延回路群１
６の各可変遅延回路の遅延時間をマイクロコンピ
ユータ１８を通じて制御する。つまり論理判定が
正確に行なわれたか否かは論理比較器１２によつ
て判定することができ、その判定結果をマイクロ
コンピユータ１８に取込み、その結果により可変
遅延回路群１６の遅延時間を制御する。
このようにして可変遅延回路群７と１６の遅延
時間が決まるとその遅延時間データを記憶器１７
に収納し、爾後の試験に用いる。試験プログラム
は第４図に示すように構成される。
先頭ブロツクにはそのICのテスト条件が記
述される。このテスト条件が読出されることによ
りタイミング選択回路１４と１５においてそのテ
ストに規定された各信号のタイミングが設定さ
れ、信号通路が決定される。ブロツクにはスキ
ユー較正命令が書込まれる。この較正命令は先に
この種類のICを試験したか否かを判定し、初め
ての場合だけ実行される。スキユー較正命令が実
行されるときは切離し手段２１と２２が切離さ
れ、スイツチ２３と２４がオンに制御され、これ
により較正モードとされ先に説明した方法により
可変遅延回路群７と１６の遅延時間が設定され
る。その遅延時間データは記憶器１７に収納さ
れ、例えばプログラムブロツク内に書込まれ
る。爾後の試験時にはこのデータを使つて可変遅
延回路７と１６の遅延時間が設定され、この２回
目以降の場合はスキユー較正命令は実行されな
い。可変遅延回路群７と１６の遅延時間が設定さ
れるとブロツクの試験命令が実行される。この
ようなプログラム、、が各IC毎に用意さ
れる。
以上説明したようにこの発明によればICの種
類、試験の種類毎にスキユー較正命令によりスキ
ユーがゼロとなるように可変遅延回路群７と１６
の遅延時間を決めるようにし、その遅延時間デー
タをプログラムのブロツク内に収納し、爾後２
回目以降は自動的に可変遅延回路群７と１６の遅
延時間が設定されるから、どのような種類のIC
でもスキユーの発生がゼロの状態で短時間に試験
を行なうことができる。よつて多種のICを効率
よく然も正確に試験を行なうことができ、その効
果は実用に供して頗る大である。
【図面の簡単な説明】
第１図は従来のICテスタを説明するためのブ
ロツク図、第２図はその動作を説明するための波
形図、第３図はこの発明の一実施例を示すブロツ
ク図、第４図はこの発明のICテスタに用いるテ
ストプログラムの一例を示すフローチヤートであ
る。 １：タイミング信号発生器、３：パターン信号
発生器、６：ドライブ波形整形回路、７，１６：
可変遅延回路群、８：ドライバ群、９：被試験素
子、１１：論理判定回路群、１２：論理比較器、
１３：不良解析部、１４，１５：タイミング選択
回路、２１，２２：切離し手段、２５：位相比較
手段、２６：信号源。

Claims (1)

    【特許請求の範囲】
  1. １ 試験パターン信号をドライバ群を介して被試
    験ICに与え、その応答出力を論理判定回路を通
    じて取出して論理比較器の一方の入力端子に与え
    ると共に論理比較器の他方の入力端子に期待値パ
    ターン信号を与え、その一致不一致を判定して
    ICの良否を判定するようにしたICテスタにおい
    て、上記ドライバ群と被試験ICの間及び論理判
    定回路群と被試験ICの間を切離す手段と、その
    切離した状態において上記ドライバ群の出力側に
    接続されドライバ群の出力と基準位相とを比較す
    る位相比較手段と、上記論理判定回路群の入力側
    に基準位相信号を与える信号源と、上記ドライバ
    群に与える試験パターン信号の相互間の位相を調
    整する第１可変遅延回路と、上記論理判定回路群
    の判定タイミングを指定するストローブ信号の相
    互間の位相を調整する第２可変遅延回路と、これ
    ら第１、第２可変遅延回路に遅延時間の設定値を
    与え上記ドライバの出力の相互間及びストローブ
    信号の相互間の位相が所定の基準位相となるよう
    に制御する制御手段とを具備して成るICテスタ。
JP56130599A 1981-08-19 1981-08-19 Ｉｃテスタ Granted JPS5832178A (ja)

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JPH027434B2 true JPH027434B2 (ja) 1990-02-19

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