JPH06148279A

JPH06148279A - 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法

Info

Publication number: JPH06148279A
Application number: JP4316572A
Authority: JP
Inventors: Masaharu Goto; 正治後藤; Kenichi Ito; 健一伊藤
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1992-10-30
Filing date: 1992-10-30
Publication date: 1994-05-27
Also published as: US5712855A

Abstract

(57)【要約】【目的】複数の試験信号パターンの入出力タイミング
の校正、電圧レベルの校正等を、簡単な回路で、高精度
かつ短時間に行うことができる上記試験・測定装置およ
びその校正方法を提供する。【構成】タイミング生成回路（キャプチャタイミング
ジェネレータ１４）を有するユニット（タイミングベク
タジェネレータ１）が複数設けられており、かつ例えば
前記各ユニットの外部に共通の基準タイミング回路（ゴ
ールデンエッジジェネレータ５）を有してなる電子デバ
イス試験・測定装置に係り、前記各タイミング生成回
路のタイミングと、前記基準タイミング回路のタイミン
グとの遅れ・進みを比較するタイミング比較回路（キャ
プチャコンパレータ１５）、前記両タイミングの遅れ
・進みの比較回数をカウントし、両タイミングの遅れ・
進みの関係が逆転したときはカウントを停止するカウン
タ回路７を前記各ユニットにそれぞれ有していることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号測定用の複数のユ
ニットを有する電子デバイス試験・測定装置（ＩＣテス
タ等）およびそのタイミングならびに電圧レベル校正方
法に関し、複数の試験信号パターンの入出力タイミング
の校正、電圧レベルの校正等を、簡単な回路で、高精度
かつ短時間に行うことができる上記試験・測定装置およ
びその校正方法に関する。

【０００２】

【従来の技術】例えば、ＩＣテスタ等のディジタル回路
のテスト装置には、ユーザが欲する任意のタイミングで
波形を変化させたり、該波形の電圧レベルを検知したり
する能力が要求される。当然、タイミングには高い精度
が要求されるが、その精度はテストされるデバイスの動
作スピード等によってまちまちであり、高速なデバイス
では数百ｐｓｅｃよりも高い精度が要求されることも少
なくない。このような厳しいタイミング精度を実現する
には、タイミングの校正が不可欠である。

【０００３】

【発明が解決しようとする課題】ところで、近年、ＩＣ
デバイスが多ピン化するにしたがって、これを試験する
ＩＣテスタも多ピン化（例えば、２５６ピン）する傾向
にある。しかもこの多ピン化に伴い、パーピン構成のユ
ニット（例えば、タイミングベクトルジェネレータやピ
ンエレクトロニクス等）の増加を余儀無くされ、必然的
にタイミングや電圧レベルの校正を必要とするハードウ
ェアも増やさざるを得ない状況にある。

【０００４】従来、例えば、ピン相互間でのタイミング
の校正を行うために、基準ピンあるいは外部基準に対し
てシリアルに校正する方法が知られている。この方法で
は、各ピン毎にタイミングの測定を行い、測定結果をそ
の都度キャプチャメモリ（テストデータを保存する目的
で設けられた記憶素子）に記憶させ、全てのピンについ
ての測定が終了した後に、メインＣＰＵによってキャプ
チャメモリの内容を解析して校正データを得る方法が考
えられる。しかし、この方法では、各ピンについて、順
次校正のための測定を行わなければならないので、多大
な時間を要すると言った問題がある。また、測定結果等
のデータ量が膨大になるため、転送時間やＣＰＵによる
計算時間が膨大になると言った問題もある。

【０００５】このような問題を緩和するために、各ピン
毎にコントロールＣＰＵを持ち、校正のシーケンスを並
列的に処理する方法も知られている（特開昭６４−４１
８７５号公報参照）。この方法によれば、前記シリアル
な校正方法と比較して、タイミングの測定時間は短縮さ
れる。しかし、各ピン毎の測定の結果を、例えばキャプ
チャメモリに一括して保存し、後にメインＣＰＵによっ
て校正しなくてはならない等のため、ＣＰＵによる計算
時間が膨大になると言った問題は解消することはできな
い。しかも、各パーピンリソース毎に、コントロールＣ
ＰＵを持つことが必要となるため、測定装置全体のコス
トアップを招来することにもなる。

【０００６】本発明は、このような問題を解決するため
に提案されたものであって、複数の試験信号パターンの
入出力時のタイミングの校正、電圧レベルの校正等を、
簡単な回路で、高精度かつ短時間に行うことができる試
験・測定装置、およびそのタイミングおよび電圧レベル
の校正方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の電子デバイス試
験・測定装置は、タイミング生成回路を有するユニット
が複数設けられており、かつ各ユニットの外部または何
れかのユニットの内部に共通の基準タイミング回路を有
し、あるいは各ユニット上に独自の基準タイミング回路
を有している試験・測定装置に係るものであり、各タイ
ミング生成回路のタイミングと、基準タイミング回路の
タイミングとの遅れ・進みを比較するタイミング比較回
路、および、両タイミングの遅れ・進みの比較回数をカ
ウントし、両タイミングの遅れ・進みの関係が逆転した
ときはカウントを停止するカウンタ回路を各ユニットに
それぞれ有してなることを特徴とする。

【０００８】また、本発明のタイミング校正方法は、各
タイミング生成回路のタイミングが、基準タイミング回
路のタイミングを追い越し、または該タイミングに追い
越されるように、各タイミング生成回路または基準タイ
ミング回路のタイミングの位相を順次を規則的に変化さ
せ、各タイミング生成回路のタイミングと基準タイミン
グ回路のタイミングとの遅れ・進み関係が逆転するまで
の位相変化の回数をカウンタ回路によりカウントし、基
準タイミング回路のタイミングと各タイミング生成回路
のタイミングとの関係を特定することで、各タイミング
生成回路のタイミングを校正することを特徴とする。

【０００９】さらに、本発明の電子デバイス試験・測定
装置は、電圧生成回路を有するユニットが複数設けられ
てなり、かつ各ユニットの外部または何れかのユニット
の内部に共通の基準電圧レベル回路を有し、あるいは各
ユニット上に独自の基準電圧レベル回路を有してなる試
験・測定装置に係り、電圧生成回路の電圧レベルと、基
準電圧レベル回路の電圧レベルとの高・低を比較するレ
ベル比較回路、および、両電圧レベルの高・低の比較回
数をカウントし、両電圧レベルの高・低関係が逆転した
ときはカウントを停止するカウンタ回路を各ユニットに
それぞれ有してなることを特徴とする。

【００１０】また、本発明の電圧レベル校正方法は、各
電圧生成回路の電圧レベルが、基準電圧レベル回路の電
圧レベルより高くなり、または該電圧レベルより低くな
るように、各電圧生成回路または基準電圧レベル回路の
電圧レベルを順次レベル変化させ、各電圧生成回路の電
圧レベルと基準電圧レベル回路の電圧レベルとの高・低
関係が逆転するまでのレベル変化の回数をカウンタ回路
によりカウントし、基準電圧レベル回路の電圧レベルと
各電圧生成回路の電圧レベルとの関係を特定すること
で、各電圧生成回路の電圧レベルを校正することを特徴
とする。

【００１１】ここで、電子デバイス試験・測定装置は、
例えば、ＩＣテスタに代表されるが、本発明はこれに限
定されるものでなく、複数のユニット相互間のタイミン
グや電圧レベルの校正が必要とされるＩＣベリファイヤ
等の試験・測定装置がこれに含まれることは勿論であ
る。また、本発明における「ユニット」とは、例えばＩ
Ｃテスタでは、パーピン構成のタイミングベクタジェネ
レータやピンエレクトロニクス等のボード（パーピンボ
ード）がこれに相当するが、必ずしもこれに限定される
ものではない。

【００１２】

【作用】以下、本発明の作用を、（１）タイミング生成
回路の校正をする場合と、（２）電圧生成回路の校正を
する場合とに分けて説明する。（１）タイミング生成回路の校正ＩＣテスタ等のテスト装置においては、タイミングベク
タジェネレータなどのユニットに、タイミング生成回路
が設けられており、通常、各ユニットの外部に共通の基
準タイミング回路が存在し、この基準タイミング回路の
タイミングを基準として、各ユニットに設けられたタイ
ミング生成回路のタイミングの校正が行われる。

【００１３】基準タイミング回路は、上述したように、
通常は各ユニットの外部に設けられるが、何れかのユニ
ット内に設けられることもある。この場合には、あるユ
ニットのタイミング生成回路を「基準タイミング回路」
として、他のユニットのタイミング生成回路のタイミン
グが校正される。また、テスト装置では、各ユニット上
に２以上のタイミング生成回路が設けられることが多い
が、このような場合には、校正ずみのタイミング生成回
路を「独自の基準タイミング回路」として、同一ユニッ
ト上の他のタイミング生成回路のタイミングの校正が行
われることもある。

【００１４】本発明において、各ユニット相互間のタイ
ミングの校正は以下のように行われる。なお、ここでは
説明の便宜上、各ユニットの外部に共通の基準タイミン
グ回路があるものとする。まず、各ユニット内の、校正
の対象となるタイミング生成回路のタイミングと、基準
タイミング回路のタイミングとの遅れ・進みの関係が、
各ユニットにそれぞれ設けられたタイミング比較回路に
より一斉に検出される。両タイミングの遅れ・進みの関
係を検出する場合、例えば、基準タイミング回路から所
定周期（Ｔ）のＨ／Ｌ周期信号（所定デューティの方形
波）を出力させる。

【００１５】一方、各ユニットのタイミング生成回路か
らは、例えば、位相が順次規則的に変化するトリガを出
力させる。このトリガは、位相が、例えばＴから２Ｔの
範囲で順次規則的に増大する（具体的には、例えばＴ／
２^１０づつ増加する）ものであってもよいし、例えばＴ
から０の範囲で順次規則的に減少する（具体的には、例
えばＴ／２^１０づつ減少する）ものであってもよい。こ
のとき、最初のトリガは、上記Ｈ／Ｌ周期信号がＬレベ
ルにあるときに出力されるように設定しておいてもよい
し、Ｈレベルにあるときに出力されるように設定してお
いてもよい。このように、タイミング生成回路のタイミ
ングは、その位相が順次規則的に変化（増大または減
少）することで、基準タイミング回路のタイミングをい
ずれは追い越し、または基準タイミング回路のタイミン
グにいずれは追い越されることになる。

【００１６】各ユニットのタイミング比較回路は、基準
タイミング回路からのＨ／Ｌ周期信号とタイミング生成
回路からのトリガとのマッチ（一致）／アンマッチ（不
一致）を検出することで、両回路のタイミングの遅れ・
進みの関係が逆転したか否かを知ることができる。

【００１７】カウンタ回路は、タイミング比較回路によ
る上記マッチ／アンマッチの検出回数をカウントしてお
り、遅れ・進みの関係が逆転しない場合にはカウントを
続行するが、遅れ・進みの関係が逆転したときにはカウ
ントを停止する。

【００１８】上記遅れ・進みの関係の逆転は、各ユニッ
トにおいて同時に生じるとは限らない。したがって、こ
のカウント値から各ユニットのタイミング生成回路相互
間のタイミング誤差を、一定の精度で特定することがで
きる。この精度は、上記位相に依存するものであり、タ
イミング生成回路の位相変化が完全に直線的であると仮
定すると位相がＴ／２^１０づつ変化する場合には、精度
もＴ／２^１０となる。

【００１９】以上のような測定を、タイミング生成回路
が出力するトリガの最初のタイミングに対して、基準タ
イミング回路のＨ／Ｌ周期信号のタイミングを相対的に
変えて、複数回行うことにより、基準タイミング回路の
タイミングと、タイミング生成回路のタイミングとの関
係を高精度で知ることことができる。すなわち、タイミ
ング生成回路相互間のタイミング誤差のみならず、各タ
イミング回路のオフセット，リニアリティ，ゲインエラ
ー等を高精度で知ることができる。これにより、該タイ
ミング生成回路の高精度な校正を行うことができる。

【００２０】（２）電圧生成回路の校正ＩＣテスタ等のテスト装置においては、通常、ピンエレ
クトロニクスなどのユニットの外部に共通の基準電圧レ
ベル回路が存在し、この基準電圧レベル回路の電圧を基
準として、各ユニットに設けられた電圧生成回路の電圧
レベルの校正が行われる。上記基準電圧レベル回路も、
上述のように、通常は各ユニットの外部に設けられる
が、何れかのユニット内に設けられることもある。この
場合には、あるユニットの電圧生成回路を「基準電圧レ
ベル回路」として、他のユニットの電圧生成回路のタイ
ミングが校正される。また、テスト装置では、各ユニッ
ト上に２以上の電圧生成回路が設けられることが多い
が、このような場合には、校正ずみの電圧生成回路を
「独自の基準電圧レベル回路」として、同一ユニット上
の他の電圧生成回路のタイミングの校正が行われること
もある。

【００２１】本発明において、各ユニット相互間の電圧
レベルの校正は以下のように行われる。なお、ここでは
説明の便宜上、各ユニットの外部に共通の電圧生成回路
があるものとする。まず、各ユニット内の、校正の対象
となる電圧生成回路の電圧レベルと、前記基準電圧レベ
ル回路の電圧レベルとの高・低の関係が、各ユニットに
設けられた電圧レベル比較回路により一斉に検出され
る。両電圧レベルの高・低の関係の検出をする場合、例
えば、基準電圧レベル回路から一定のレベルの電圧信号
を出力させる。

【００２２】一方、各ユニットの電圧生成回路からは、
電圧が順次変化する電圧信号を出力させる。この電圧信
号は、電圧値が、例えば０からフルレンジＶの範囲で順
次増大する（具体的には、例えばＶ／２^１０づつ増加す
る）ものであってもよいし、例えばＶから０に順次減少
する（具体的には、例えばＶ／２^１０づつ減少する）も
のであってもよい。このように、電圧生成回路の電圧レ
ベルは、その値を順次変化（増大または減少）させるこ
とで、基準電圧レベル回路の電圧レベルより高くなり、
または低くなる。そして、各ユニットの電圧レベル比較
回路は、電圧生成回路からの電圧レベルが該基準電圧レ
ベル回路の電圧より低いか、または高いかを検出してい
る。

【００２３】カウンタ回路は、電圧レベル比較回路によ
る上記電圧の高・低の検出回数をカウントしており、高
・低の関係が逆転しない場合にはカウントを続行する
が、高・低の関係が逆転したときにはカウントを停止す
る。なお、ここで用いるカウンタ回路は、タイミングの
校正に用いたカウンタ回路と同一の回路を使用すること
ができる。

【００２４】上記高・低の関係の逆転は、各ユニットに
おいて同時に生じるとは限らない。したがって、このカ
ウント値から各ユニットの電圧生成回路相互間の電圧レ
ベルの誤差を、一定の精度で特定できる。この精度は、
電圧生成回路の電圧をどの程度順次変化させるかに依存
するものであり、電圧生成回路の電圧変化が完全に直線
であると仮定すると電圧変化がＶ／２^１０づつ変化する
場合には、精度もＶ／２^１０となる。

【００２５】以上のような測定を、基準電圧レベル回路
の電圧を変えて、複数回行うことにより、前記基準電圧
レベル回路の電圧レベルと各電圧生成回路の電圧レベル
との関係を高精度で知ることができる。すなわち、電圧
生成回路相互間の誤差のみならず、各電圧生成回路のオ
フセット，リニアリティ等をも高精度で知ることができ
る。これにより、該電圧生成回路の高精度な校正を行う
ことができる。

【００２６】

【実施例】図１は本発明の実施例を説明するためのＩＣ
テスタの概略を示す部分説明図である。まず、説明の便
宜上、同図のＩＣテスタの基本的な構成および動作を簡
単に説明する。図１では、パーピン構成のｎ個のタイミ
ングベクタジェネレータ（ＴＶＧ１）は、これらにそれ
ぞれ対応して設けられた、同じくパーピン構成のｎ個の
ピンエレクトロニクスＰＥ２を介して、図示しないＤＵ
Ｔにテスト信号を与え、あるいはＤＵＴからの応答信号
を取り込むように構成されている。上記ｎ個のＴＶＧ１
あるいはＰＥ２が、本発明における各ユニットをそれぞ
れ構成している。

【００２７】また、コントロールＣＰＵ３は、シーケン
サ４のスタート、ストップを含めて、ＩＣテスタ全体の
動作をコントロールしている。シーケンサ４はＴＶＧ１
等をリアルタイムで制御しており、ベクタメモリ（ＶＭ
ｅｍ）１１にアドレスを供給することができるし、後述
するＥＸＯＲゲート１７の出力するマッチ／アンマッチ
によって、条件ジャンプ、テストの停止等の操作も行
う。ここで、ＴＶＧ１に設けられたＶＭｅｍ１１には、
ＴＶＧ１が発生するべきパターン、タイミング、フォー
マット（ドライブデータ）等の情報がストアされてい
る。

【００２８】ＤＵＴにテスト信号を与える場合、ドライ
ブ用のタイミングジェネレータ（ＤＴＧ）１２は、ＶＭ
ｅｍ１１にストアされた情報に基づき所定分解能（２０
〜１００ｐｓｅｃ程度が適当である）のタイミングを生
成してフォーマッタ（ＦＭＴＲ）１３に出力する。ＦＭ
ＴＲ１３は、ＤＴＧ１２からのタイミングエッジと、Ｖ
Ｍｅｍ１１からのパターン、フォーマット情報を元にド
ライブ波形を生成する。ＰＥ２に設けられたピンドライ
バ２１は、このドライブ波形をユーザが望む電圧レベル
にドライブし、これをスイッチ（ＳＷ）１，２を介して
ＤＵＴに与える。なお、ピンドライバ２１の電圧は、ピ
ンドライブレベル設定用のＤ／Ａコンバータ（ＤＡＣ）
２２により供給される。通常この電圧は、＋１０〜−４
Ｖ程度のスパンと１４ｂｉｔ（０．８５５ｍＶ）程度の
分解能で十分である。

【００２９】ＤＵＴからの応答信号を取り込む場合、Ｄ
ＵＴのピン出力電圧はＳＷ２を介して、ピンコンパレー
タ（ＰＣＭＰ）２３の一方の入力端子に与えられる。Ｐ
ＣＭＰ２３の他方の入力端子には、ＰＣＭＰ２３のピン
コンパレートレベル設定用のＤＡＣ２４から基準電圧が
供給されている。通常この電圧は、上記ＤＡＣ２２の場
合と同様、＋１０〜−４Ｖ程度のスパンと１４ｂｉｔ程
度の分解能で十分である。ＤＡＣ２４のピンコンパレー
トレベルの設定は、データカウンタ２５により与えられ
る。このデータカウンタ２５は、シーケンサ４からの信
号の入力によりインクリメントされ、コントロールＣＰ
Ｕ３からのリセット入力によりリセットされる。

【００３０】上記ＰＣＭＰ２３の出力信号（以下、「キ
ャプチャデータ」と言う）は、キャプチャ用のコンパレ
ータ（ＣＣＭＰ）１５に取り込まれ、キャプチャ用のタ
イミングジェネレータ（ＣＴＧ）１４が生成するタイミ
ングで、ＥＸＯＲゲート１７に与えられる。なお、ＣＴ
Ｇ１４が生成するタイミングは、ＶＭｅｍ１１からのタ
イミング情報により決定される。このタイミングの分解
能は、前述したＤＴＧ１２のタイミングの分解能と同
様、２０〜１００ｐｓｅｃ程度が適当である。ＥＸＯＲ
ゲート１７では、ＶＭｅｍ１１からのエクスペクトデー
タと、上記したＣＣＭＰ１５からのキャプチャデータと
が一致しているかを判定し、その結果をシーケンサ４に
与える。シーケンサ４は、ＣＴＧ１４からのタイミング
をストローブ信号生成用のディレイ回路１６を介して入
力している。これにより、上記判定結果は適切なタイミ
ングでシーケンサ４に取り込まれれる。

【００３１】なお、図１にはシーケンサ４の制御により
動作する基準タイミング回路（ここでは、ゴールデンエ
ッジジェネレータ（ＧＥＧ）５）およびコントロールＣ
ＰＵ３の制御により動作する基準電圧レベル回路（ここ
では、基準電圧ジェネレータ６）が設けられている。Ｇ
ＥＧ５は、ゴールデンエッジのタイミング生成用のタイ
ミングジェネレータ（ＴＧ）５１とゴールデンエッジド
ライバー（ＧＥドライバー）５２とから構成され、基準
電圧ジェネレータ６は、校正用の基準電圧を作る校正用
電圧源６１により構成される。ＧＥＧ５および基準電圧
ジェネレータ６からの出力信号はＰＥ２に設けられたＳ
Ｗ３あるいはＳＷ４、ピンコンパレータ２３、コンパレ
ータ１５、ＥＸＯＲゲート１７を介して、次に述べるカ
ウンタ回路７に出力される。

【００３２】本発明の電子デバイス試験・測定装置で
は、上記の構成に加え、各ＴＶＧ１にカウンタ回路７が
設けられている。同図では、カウンタ回路７は、アンマ
ッチロギングカウンタ（ＵＬカウンタ）７１と、ＡＮＤ
ゲート７２と、ＲＳラッチ７３とにより構成されてい
る。ＲＳラッチ７３は、Ｓ端子に前記コントロールＣＰ
Ｕ３からの信号を入力することによりセットされ、Ｒ端
子にＥＸＯＲゲート１７からの前記判定結果（キャプチ
ャデータとエクスペクトデータとの一致の判定結果）を
入力することでリセットされる。ＡＮＤゲート７２は、
ＲＳラッチ７３の出力と、前記ディレイ回路１６の出力
との論理積をＵＬカウンタ７１に出力する。ＵＬカウン
タ７１は、前記ＲＳラッチ７３がセットされると同時に
リセットされるように、Ｓ端子にコントロールＣＰＵ３
からの信号を入力しており、該ＵＬカウンタ７１のカウ
ント値は、コントロールＣＰＵ３により適宜読み取られ
る。以下、本発明の校正方法の実施例を説明する。

【００３３】ＣＴＧ１４のタイミングの校正方法ここでは、タイミング生成回路（この場合には、ＣＴＧ
１４）のタイミングが、基準タイミング回路（この場合
には、ＧＥＧ５）のタイミングを追越すように、各タイ
ミング生成回路のタイミングの位相が順次規則的に変化
する場合を例にとり説明する。

【００３４】この場合には、図１のＳＷ１，ＳＷ２，Ｓ
Ｗ３をＯＦＦとし、ＳＷ４のみをＯＮとしておく。な
お、ＣＴＧ１４の分解能を２０ｐｓｅｃとし、校正前の
最悪タイミング誤差を±１０ｎｓｅｃとする。この誤差
は、比誘電率が５のプリント基板上の電気長の約２ｍ分
に相当し、誤差の見積もりとして十分大きなものであ
る。また、ＵＬカウンタ７１のデータ長を１０ｂｉｔと
する。

【００３５】ＶＭｅｍ１１のあるアドレス範囲ＮからＮ
＋１０２３の間に、ＣＴＧ１４ののタイミングデータお
よびエクスペクトデータを順次書き込んでおく。タイミ
ングデータは、周期Ｔに対して、Ｔ／２^１０づつ規則的
にずれたものとなっており、エクスペクトデータは全て
“０”（ここでは、期待する信号レベルがＬレベル）で
あるものとする。この場合には、各ＴＶＧ１のＶＭｅｍ
１１には、それぞれ全く同一のデータ（タイミングデー
タおよびエクスペクトデータ）が書き込まれるので、全
ピン並列の書き込みを行うことができる。ここで、アド
レスのデータ長が１６ｂｉｔであるとすると、全体で１
６×１０２４／８＝２ｋｂｙｔｅのデータを書き込むだ
けでよいことになる。本発明では、ＶＭｅｍ１１の代わ
りにカウンタを用いれば、この転送は不要となり、校正
に要する時間がさらに短縮する。

【００３６】ＧＥＧ５１には、もしタイミング誤差が０
ならば各ＰＩＮのアドレスＮ＋５１２のデータ内に書か
れているタイミングと一致すると期待されるようなタイ
ミングを設定してあり、ＧＥドライバ５２は、このタイ
ミングでＬレベル（“０”）からＨレベル（“１”）に
変化する矩形波を出力するものとする。

【００３７】本校正方法では、まずＵＬカウンタ７１を
リセットすると同時に、ＲＳラッチ７３をセットする。
設定が完了したなら、シーケンサ４をアドレスＮからス
タートさせる。ＧＥドライバ５２は１アドレス毎に１回
ずつタイミングエッジ（ゴールデンエッジ）を発生し、
それを毎回ＴＶＧ１でキャプチャし、タイミング比較回
路として動作するＥＸＯＲ１７がマッチ／アンマッチを
判定する。

【００３８】ＶＭｅｍ１１のアドレスが若いうちは、図
２のタイミング図のキャプチャタイミングＣｔ_ｋ、Ｃｔ
_ｋ＋１に示すようにＣＴＧ１４のタイミング（キャプチ
ャタイミング）が、ゴールデンエッジのタイミング（Ｌ
からＨレベルに変化するタイミング（同図ｐ_ｋ、ｐ
_ｋ＋１、・・・参照））より早いため、ＣＣＭＰ１５は
Ｌ（“０”）をキャプチャすることになる。エクスペク
トデータは、前述したように“０”に設定されているか
ら、マッチ状態となって、ＥＸＯＲ１７は、ＲＳラッチ
７３をリセットしない。したがって、ディレイ回路１６
がストローブ信号（同図ｓ_ｋ、ｓ_ｋ＋１、・・・参照）
を発生する度にＵＬカウンタ７１はカウントを続行する
（同図ｃ_ｋ、ｃ_ｋ＋１参照）。

【００３９】ＶＭｅｍ１１のアドレスが進んでＣＴＧ１
４のタイミングが、ゴールデンエッジのタイミングより
遅くなると、ＣＣＭＰ１５はＨ（“１”）をキャプチャ
することになる。エクスペクトデータは、この場合にも
“０”に設定されているので、図２のキャプチャタイミ
ングＣｔ_ｋ＋２で示すように、エクスペクトデータとキ
ャプチャデータとはアンマッチ状態となってＲＳラッチ
７３がリセットされる（同図ｔ_１、ｔ_２参照）。ＲＳラ
ッチ７３がリセットされ、その出力が“０”になると、
ストローブ信号はＵＬカウンタ７１には届かなくなる
（図２ｓ_ｋ＋２、ｓ_ｋ＋３参照）。このとき、ＵＬカウ
ンタ７にはカウンタデータＢ_ｎ（ｎ番目のＴＶＧ１のＵ
Ｌカウンタ７１のカウント値）が保存される。

【００４０】全てのＴＶＧ１におけるエクスペクトデー
タとキャプチャデータとがアンマッチ状態となったとこ
ろでシーケンサ４の動作を停止する。

【００４１】コントロールＣＰＵ３によって、ＴＶＧ１
のＵＬカウンタ７１のカウント値を読み込む。読み込ま
れたＢ_ｎによって、ｎ番目のＴＶＧ１においては、Ｎ＋
Ｂ_ｎ−１に書き込まれたタイミングデータが、ゴールデ
ンエッジのタイミングと一致（精度は、周期Ｔ）／２
^１０）していることがわかる。仮に、ＶＭｅｍ１１を用
いて同様の結果を保存し、所定のプロセッサに転送する
ことを想定すると、１ピンあたり１０２４ｂｉｔ、２５
６ピンシステムでは１０２４ｂｉｔ×２５６／８＝３２
ｋｂｙｔｅのデータの転送が必要となる。これに対し、
本実施例では読み込むデータは、１つのＴＶＧ１あたり
高々１０ｂｉｔであり、２５６ピンのシステムでも、ト
ータルで３２０ｂｙｔｅ（＝１０×２５６ｂｉｔ）と極
めて少ない転送量で、高精度のタイミング測定を行うこ
とができる。

【００４２】上記の測定では、ゴールデンエッジのタイ
ミングが、アドレスＮ＋５１２のに記載されたタイミン
グと一致するように設定した場合を説明したが、必要に
応じて、上記のステップをアドレスＮ＋Ｘ（Ｘ≠５１
２）について何回か行うことによって、各ＣＴＧ１４の
オフセット、ゲインエラー、リニアリティを知ることが
でき、これにより各ＣＴＧ１４のタイミングを、高精度
に校正することができる。

【００４３】ＤＴＧ１２のタイミングの校正方法ここでは、各タイミング生成回路（この場合には、ＤＴ
Ｇ１２）のタイミングが、各基準タイミング回路（この
場合には、すでに校正ずみのＣＴＧ１４がこれに相当す
る）のタイミングに追越されるように、各タイミング生
成回路のタイミングの位相を順次規則的に変化させ、こ
れにより、タイミング生成回路のタイミングの校正を行
う場合を説明する。

【００４４】この場合には、図１において、ＳＷ２，Ｓ
Ｗ３，ＳＷ４をＯＦＦ、ＳＷ１のみをＯＮとしておく。
前述のように、ＣＴＧ１４は、すでに校正ずみであるた
め、ＣＴＧ１４が本発明における「独自の基準タイミン
グ回路」となる。また、ここでは、ＤＴＧ１２の分解能
を２０ｐｓｅｃとし、また校正前の最悪タイミング誤差
を±１０ｎｓｅｃとする。ＶＭｅｍ１１のアドレスＮ〜
Ｎ＋１０２３の間に書き込まれたデータは、の場合と
同様であるので、ＣＴＧ１４のタイミング出力もの場
合と同様となる。

【００４５】各ＴＶＧ１のＤＴＧ１２には、もし該ＤＴ
Ｇの誤差が０ならばＶＭｅｍ１１のアドレスＮ＋５１２
のデータ内に書かれているタイミングと一致すると期待
されるようなタイミングがそれぞれ設定され、ＦＭＴＲ
１３は上記アドレスでＬレベルからＨレベルに変化する
矩形波をピンドライバ２１、ＳＷ１、ＰＣＭＰ２３を介
して、ＣＣＭＰ１４に出力している。

【００４６】この場合にも、ＵＬカウンタ７１をリセッ
トすると同時に、ＲＳラッチ７３をセットし、シーケン
サ４をアドレスＮからスタートさせる。ＦＭＴＲ１３は
１アドレス毎に１回ずつタイミングエッジ（校正対象と
なるタイミングのエッジ）を発生し、それを毎回ＣＣＭ
Ｐ１５でキャプチャし、マッチ／アンマッチを判定す
る。

【００４７】カウンタ回路７の動作は、前述の場合と同
様であるので、簡単に述べるに止める。ＶＭｅｍ１１の
アドレスが若いうちは、の場合と同様ＣＴＧ１４のタ
イミング（キャプチャタイミング）が、ＦＭＴＲ１３の
タイミングより早いため、ＣＣＭＰ１５はＬレベルをキ
ャプチャすることになり、ディレイ回路１６がストロー
ブ信号を発生する度にＵＬカウンタ７１はカウントを続
行（すなわち、インクリメント）する。

【００４８】ＶＭｅｍ１１のアドレスが進んでＣＴＧ１
４のタイミングが、ＦＭＴＲ１３のタイミングより遅く
なると、ＣＣＭＰ１５はＨレベルをキャプチャすること
になるので、ＲＳラッチ７３がリセットされ、ＵＬカウ
ンタ７１にはこのときのカウンタデータＣ_ｎ（ｎ番目の
ＴＶＧ１のＵＬカウンタ７１のカウント値）が保存され
る。

【００４９】全てのＴＶＧ１における、エクスペクトデ
ータとキャプチャデータとがアンマッチ状態となったと
ころでシーケンサ４の動作を停止し、コントロールＣＰ
Ｕ３によって、ＴＶＧ１のＵＬカウンタ７１のカウント
値を読み込む。読み込まれたＣ_ｎによって、ｎ番目のＴ
ＶＧ１においては、ＦＭＴＲ１３のタイミングが、Ｎ＋
Ｃ_ｎ−１に書き込まれたＣＴＧ１４のタイミングと一致
していることがわかる。この場合にも、極めて少ない転
送量で、高精度のタイミング測定を行うことができる。

【００５０】この場合にも、の場合と同様必要に応じ
て、以上のステップをアドレスＮ＋Ｘ（Ｘ≠５１２）に
ついて何回か行うことによって、各ＤＴＧ１２のオフセ
ット、ゲインエラー、リニアリティを知ることができ、
これにより各ＤＴＧ１２のタイミングを、高精度に校正
することができる。

【００５１】ＰＣＭＰ１６の電圧レベルの校正方法ここでは、電圧生成回路（この場合には、ＰＣＭＰ１
６）の電圧レベルが、基準電圧レベル回路（この場合に
は、基準電圧ジェネレータ６）の電圧レベルより高くな
るように、前記電圧生成回路の電圧レベルの電圧レベル
を順次レベル変化させ、これにより、電圧生成回路のタ
イミングの校正を行う場合を例にとり説明する。

【００５２】この場合の実施要領は、およびの場合
と概ね同様であるので、簡単に説明する。まず、図１に
おいて、ＳＷ１，ＳＷ２，ＳＷ４をＯＦＦ、ＳＷ３のみ
をＯＮとしておく。また、予め、ＵＬカウンタ７１はリ
セットされ、ＲＳラッチ７３はセットされているものと
する。コントロールＣＰＵ３によりカウンタ２５をリセ
ットした後、シーケンサ４によりデータカウンタ２５を
インクリメントすることによりＤＡＣ２４の電圧レベル
を順次レベル変化させる。

【００５３】ここで、電圧比較回路として動作するＰＣ
ＭＰ２３が、ＤＡＣ２４の電圧レベルと、基準電圧ジェ
ネレータ６の校正用電圧源６１からの電圧を比較する。
当初は、ＤＡＣ２４の電圧レベルは、校正用電圧源６１
の電圧レベルより低いため、ＰＣＭＰ２３はＬレベルを
出力する。ＤＡＣ２４の電圧レベルが一定電圧以上にな
ると、ＰＣＭＰ２３はＬレベルを出力する。ＰＣＭＰ２
３からの出力は、ＣＣＭＰ１５に出力され、更にＣＴＧ
１４のタイミングでＥＸＯＲ１７に出力される。なお、
ＣＴＧ１４のタイミングは、およびで述べたタイミ
ングの校正の場合ほどの精度は必要ない。

【００５４】ＥＸＯＲ１７は、ＶＭｅｍ１１からの
“０”出力と、ＣＣＭＰ１５からのキャプチャデータと
を比較し、キャプチャデータが“０”であるときは、Ｒ
Ｓラッチ７３に“０”を出力し、キャプチャデータが
“１”であるときにはＲＳラッチ７３に“１”を出力す
る。したがって、キャプチャデータが“１”になったと
きに、ＡＮＤゲート７２からの出力は“０”となり、Ｕ
Ｌカウンタ７１はインクリメントされないことになり、
カウンタデータＤ_ｎが保存される。

【００５５】そして、全てのＴＶＧにおけるエクスペク
トデータとキャプチャデータとがアンマッチ状態となっ
たところで、シーケンサ４の動作を停止し、コントロー
ルＣＰＵ３によって、ＵＬカウンタ７１のカウント値を
読み込む。読み込まれたＤ_ｎによって、該当するデータ
カウンタ２５のカウント値がわかり、これによりＤＡＣ
２４のスレショルド電圧をカウンタの分解能の精度で特
定することができ、ＤＡＣ２４の電圧レベルの校正を行
うことができる。また、基準電圧ジェネレータ６の電圧
レベルを変更して上記と同様の測定を行うことで、ＤＡ
Ｃ２４のリニアリティ等をも測定することができる。

【００５６】ピンドライバ２１の電圧レベルの校正方
法ここでは、電圧生成回路（この場合には、ピンドライバ
２１）の電圧レベルが、基準電圧レベル回路（この場合
には、すでに校正ずみのＰＣＭＰ２３）の電圧レベルよ
り低くなるように、前記基準電圧レベル回路の電圧レベ
ルを順次レベル変化させ、これにより、電圧生成回路の
タイミングの校正を行う。この場合には、図１におい
て、ＳＷ２，ＳＷ３，ＳＷ４をＯＦＦ、ＳＷ１のみをＯ
Ｎとしておく。そして、順次レベル変化するＤＡＣ２４
の電圧レベルを基準として、の場合と同様にしてピン
ドライバ２１の電圧レベルの校正を行うことができる。

【００５７】本発明では、上述したように、ＶＭｅｍ１
１に代えてＣＴＧ１４の位相を順次変化させるためにカ
ウンタを用いることができる。この場合、シーケンサ４
からのトリガにより該カウンタがインクリメントされる
ことによって、タイミングエッジが位相差をもって順次
ずれていくように構成する。

【００５８】

【発明の効果】（１）本発明では、校正用のカウンタ回
路は、例えば１０ｂｉｔ程度のカウンタと、簡単なゲー
ト素子により構成でき、しかも並列校正測定を前提とし
たものなので、校正機能を向上させると同時に装置全体
のコストダウンを図ることができる。（２）校正をキャプチャメモリを用いて行った場合に
は、２５６のピンシステムで、１測定ポイントあたり３
２ｋｂｙｔｅもの測定データの転送や計算が必要にな
る。これに対し、本発明では、校正測定データも１測定ポイ
ントあたり、２５６のピンシステムで、高々２ｋｂｙｔ
ｅ程度であるので、コントロールＣＰＵへの転送時間が
極端に短く、計算量も格段に少ない。また、校正に用い
るタイミングデータの生成をメモリを用いずに、カウン
タを用いれば、更にわずかの転送量（例えば、３２０ｂ
ｙｔｅ程度）で済ますことができる。（３）タイミングのみならず、電圧レベルについても同
一のカウンタ回路で校正することができる。

【図面の簡単な説明】

【図１】本発明の装置の実施例を示す部分回路図であ
る。

【図２】図１に示す回路において外部の共通の基準タイ
ミング回路を用いてタイミング校正を行う場合のタイミ
ング図である。

【符号の説明】

１タイミングベクタジェネレータ１１ベクタメモリ１２ドライブタイミングジェネレータ１３フォーマッタ１４キャプチャタイミングジェネレータ１５キャプチャコンパレータ１６ディレイ回路１７ＥＸＯＲゲート２ピンエレクトロにクス２１ピンドライバ２２，２４ＤＣコンバータ２３ピンコンパレータ２５データカウンタ３コントロールＣＰＵ４シーケンサ５ゴールデンエッジジェネレータ５１タイミングジェネレータ５２ドライバ６基準電圧ジェネレータ６１校正用電圧源７カウンタ回路７１アンマッチロギングカウンタ７２ＡＮＤゲート７３ＲＳラッチ

Claims

【特許請求の範囲】

【請求項１】タイミング生成回路を有するユニットが
複数設けられており、かつ前記各ユニットの外部または
何れかのユニットの内部に共通の基準タイミング回路を
有し、あるいは各ユニット上に独自の基準タイミング回
路を有してなる電子デバイス試験・測定装置において、前記各タイミング生成回路のタイミングと、前記基準タ
イミング回路のタイミングとの遅れ・進みを比較するタ
イミング比較回路、および、前記両タイミングの遅れ・進みの比較回数をカウント
し、両タイミングの遅れ・進みの関係が逆転したときは
カウントを停止するカウンタ回路を前記各ユニットにそ
れぞれ有してなることを特徴とする電子デバイス試験・
測定装置。
【請求項２】各タイミング生成回路のタイミングが、
基準タイミング回路のタイミングを追い越し、または該
タイミングに追い越されるように、前記各タイミング生
成回路または前記基準タイミング回路のタイミングの位
相を順次規則的に変化させ、前記各タイミング生成回路のタイミングと前記基準タイ
ミング回路のタイミングとの遅れ・進み関係が逆転する
までの位相変化の回数をカウンタ回路によりカウント
し、前記基準タイミング回路のタイミングと各タイミン
グ生成回路のタイミングとの関係を特定することで、前
記各タイミング生成回路のタイミングを校正することを
特徴とする請求項１記載の電子デバイス試験・測定装置
のタイミング校正方法。
【請求項３】電圧生成回路を有するユニットが複数設
けられており、かつ前記各ユニットの外部または何れか
のユニットの内部に共通の基準電圧レベル回路を有し、
あるいは各ユニット上に独自の基準電圧レベル回路を有
している電子デバイス試験・測定装置において、前記電圧生成回路の電圧レベルと、前記基準電圧レベル
回路の電圧レベルとの高・低を比較するレベル比較回
路、および、前記両電圧レベルの高・低の比較回数をカウントし、両
電圧レベルの高・低関係が逆転したときはカウントを停
止するカウンタ回路を前記各ユニットにそれぞれ有して
なることを特徴とする電子デバイス試験・測定装置。
【請求項４】各電圧生成回路の電圧レベルが、基準電
圧レベル回路の電圧レベルより高くなり、または該電圧
レベルより低くなるように、前記各電圧生成回路または
前記基準電圧レベル回路の電圧レベルを順次レベル変化
させ、前記各電圧生成回路の電圧レベルと前記基準電圧レベル
回路の電圧レベルとの高・低関係が逆転するまでのレベ
ル変化の回数をカウンタ回路によりカウントし、前記基
準電圧レベル回路の電圧レベルと各電圧生成回路の電圧
レベルとの関係を特定することで、前記各電圧生成回路
の電圧レベルを校正することを特徴とする請求項３記載
の電子デバイス試験・測定装置の電圧レベル校正方法。