JPH07294605A - 半導体試験装置用校正データの転送装置及びその方法 - Google Patents
半導体試験装置用校正データの転送装置及びその方法Info
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- JPH07294605A JPH07294605A JP6107939A JP10793994A JPH07294605A JP H07294605 A JPH07294605 A JP H07294605A JP 6107939 A JP6107939 A JP 6107939A JP 10793994 A JP10793994 A JP 10793994A JP H07294605 A JPH07294605 A JP H07294605A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
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- G—PHYSICS
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体試験装置に搭載したスキューアジャス
タ等へ校正データを転送する場合に、校正データファイ
ルを縮小し、転送実行時間を短縮した、半導体試験装置
用校正データの転送装置及びその方法を提供する。 【構成】 ピン毎の校正モードを記憶するＰＩＮＤＡＴ
Ａメモリ３００を設ける。そして、当該ＰＩＮＤＡＴＡ
メモリ３００の出力に応じて、記憶しておいた校正デー
タを読み出すＣＡＬＦＩＬＥメモリ２００を設ける。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかを判別するＣＡＬＦＬＡＧ
回路４００を設ける。このように、装置及び方法を構成
する。また、上記に加えて、転送しようとする校正デー
タが前回転送してある校正データと一致しているかをピ
ン毎に判別するパーピン制御部７００を設ける。このよ
うに、転送装置及び方法を構成してもよい。
タ等へ校正データを転送する場合に、校正データファイ
ルを縮小し、転送実行時間を短縮した、半導体試験装置
用校正データの転送装置及びその方法を提供する。 【構成】 ピン毎の校正モードを記憶するＰＩＮＤＡＴ
Ａメモリ３００を設ける。そして、当該ＰＩＮＤＡＴＡ
メモリ３００の出力に応じて、記憶しておいた校正デー
タを読み出すＣＡＬＦＩＬＥメモリ２００を設ける。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかを判別するＣＡＬＦＬＡＧ
回路４００を設ける。このように、装置及び方法を構成
する。また、上記に加えて、転送しようとする校正デー
タが前回転送してある校正データと一致しているかをピ
ン毎に判別するパーピン制御部７００を設ける。このよ
うに、転送装置及び方法を構成してもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置に搭載
したスキューアジャスタ等へ校正データを転送する場合
に、制御用ファイルや制御部を設けて転送することによ
り、校正データファイルの縮小化と転送実行時間を短縮
した、半導体試験装置用校正データの転送装置及びその
方法に関する。
したスキューアジャスタ等へ校正データを転送する場合
に、制御用ファイルや制御部を設けて転送することによ
り、校正データファイルの縮小化と転送実行時間を短縮
した、半導体試験装置用校正データの転送装置及びその
方法に関する。
【０００２】
【従来の技術】半導体試験装置は多くの機能と多くのピ
ンから構成されている。これらの各機能を高精度で動作
させるために、被測定デバイスを測定するのに先だっ
て、各機能部を校正して使用している。一般に校正時に
は、校正用のキャリブレーション・ファイルデータを転
送することにより行っている。
ンから構成されている。これらの各機能を高精度で動作
させるために、被測定デバイスを測定するのに先だっ
て、各機能部を校正して使用している。一般に校正時に
は、校正用のキャリブレーション・ファイルデータを転
送することにより行っている。
【０００３】図２に、従来の半導体試験装置のキャリブ
レーション構成例を示す。被測定デバイス１を試験する
ために、多数のドライバ１３、２３、３３が設けられて
いる。ドライバ１３に対しては、クロックタイミングの
スキューを揃えるために、可変遅延回路１１が設けられ
ており、その可変値は、ＶＤレジスタ１２の設定値によ
り与えられる。他のピンについても同様に、ピン２につ
いては、可変遅延回路２１とＶＤレジスタ２２が設けら
れており、ピンｎについては、可変遅延回路３１とＶＤ
レジスタ３２が設けられている。このように、ピン１、
２、…ｎの各ピンについて、校正データを各ＶＤレジス
タに与えて、スキューを揃えている。
レーション構成例を示す。被測定デバイス１を試験する
ために、多数のドライバ１３、２３、３３が設けられて
いる。ドライバ１３に対しては、クロックタイミングの
スキューを揃えるために、可変遅延回路１１が設けられ
ており、その可変値は、ＶＤレジスタ１２の設定値によ
り与えられる。他のピンについても同様に、ピン２につ
いては、可変遅延回路２１とＶＤレジスタ２２が設けら
れており、ピンｎについては、可変遅延回路３１とＶＤ
レジスタ３２が設けられている。このように、ピン１、
２、…ｎの各ピンについて、校正データを各ＶＤレジス
タに与えて、スキューを揃えている。
【０００４】また、一般に高速で複雑なドライバ波形を
得るために、ピンマルチプレクス機能を有する場合があ
る。図２のＭＸレジスタ２７は、この機能を設定するレ
ジスタであり、ピン２に、このピンマルチプレクス・モ
ードが設定されると、ゲート２６により、Ｐ２ＣＬＫ信
号は、ドライバ２３からの出力を禁止される。そして、
アンドゲート１４と、オアゲート１５により、Ｐ２ＣＬ
Ｋ信号は、Ｐ１ＣＬＫ信号と論理和がとられ、ドライバ
１３を通して被測定デバイス１に印加される。すなわ
ち、偶数ピンのクロック信号と、奇数ピンのクロック信
号とが論理和されて、奇数ピンに与えられる。従って、
このＭＸレジスタは偶数ピン（２７、３７）にのみ設け
られている。
得るために、ピンマルチプレクス機能を有する場合があ
る。図２のＭＸレジスタ２７は、この機能を設定するレ
ジスタであり、ピン２に、このピンマルチプレクス・モ
ードが設定されると、ゲート２６により、Ｐ２ＣＬＫ信
号は、ドライバ２３からの出力を禁止される。そして、
アンドゲート１４と、オアゲート１５により、Ｐ２ＣＬ
Ｋ信号は、Ｐ１ＣＬＫ信号と論理和がとられ、ドライバ
１３を通して被測定デバイス１に印加される。すなわ
ち、偶数ピンのクロック信号と、奇数ピンのクロック信
号とが論理和されて、奇数ピンに与えられる。従って、
このＭＸレジスタは偶数ピン（２７、３７）にのみ設け
られている。
【０００５】上記の各ＶＤレジスタ１２、２２、３２に
対するデータの設定は、ＣＡＬＦＩＬＥメモリ２の内容
を転送することにより行われる。この校正データ値は上
記のピンマルチプレクス・モードと、ノーマル・モード
とで、ゲート経路が相違することから、相違する値とな
る。このため、ＣＡＬＦＩＬＥメモリ値は、ノーマル・
モード用ＶＤデータ（ＮＶ）と、ピンマルチプレクス・
モード用ＶＤデータ（ＰＶ）との２種が各ピンに任意に
設定されることになる。
対するデータの設定は、ＣＡＬＦＩＬＥメモリ２の内容
を転送することにより行われる。この校正データ値は上
記のピンマルチプレクス・モードと、ノーマル・モード
とで、ゲート経路が相違することから、相違する値とな
る。このため、ＣＡＬＦＩＬＥメモリ値は、ノーマル・
モード用ＶＤデータ（ＮＶ）と、ピンマルチプレクス・
モード用ＶＤデータ（ＰＶ）との２種が各ピンに任意に
設定されることになる。
【０００６】これらの各校正データ（ＮＶ、ＰＶ）の組
み合わせは多数生じるため、ＣＡＬＦＩＬＥメモリ２に
は、Ｆ１、Ｆ２、…Ｆｍと多数のファイルを設けてあ
る。各データがｘビットの校正データから成り立ってお
り、ピン数をｎとすると、 ｎ×ｍ×ｘ（ビット） のメモリ容量をＣＡＬＦＩＬＥメモリ２として必要とす
る。
み合わせは多数生じるため、ＣＡＬＦＩＬＥメモリ２に
は、Ｆ１、Ｆ２、…Ｆｍと多数のファイルを設けてあ
る。各データがｘビットの校正データから成り立ってお
り、ピン数をｎとすると、 ｎ×ｍ×ｘ（ビット） のメモリ容量をＣＡＬＦＩＬＥメモリ２として必要とす
る。
【０００７】これらの校正データの作成は、次のように
行われる。図５は、従来のユーザープログラムの例であ
る。先ず、ＴＥＳＴ１に於いては、Ｐ１ーｎがノーマル
・モードである。この条件でファイルｆｉｌｅ１が作成
される。すなわち、この段階で、キャリブレーション動
作を１ピン毎に行い、全てのピンについて、キャリブレ
ーション完了時のデータをファイル化している。次に、
ＴＥＳＴ２に於いては、ピン２はピンマルチプレクス・
モードであり、残りのピンはノーマル・モードである。
この条件は、ｆｉｌｅ１とは異なるので、別のファイル
すなわちｆｉｌｅ２がこの段階で作成される。次に、Ｔ
ＥＳＴｍに於いては、ピン２とピンｎがピンマルチプレ
クス・モードであり、残りのピンはノーマル・モードで
ある。この条件は、ｆｉｌｅ１ともｆｉｌｅ２とも異な
るので、別のファイルすなわちｆｉｌｅｍがこの段階で
作成される。一般に、ＴＥＳＴ番号が数多く存在する場
合には、ＣＡＬＦＩＬＥメモリ２内のファイル数ｍも数
多く必要とする。
行われる。図５は、従来のユーザープログラムの例であ
る。先ず、ＴＥＳＴ１に於いては、Ｐ１ーｎがノーマル
・モードである。この条件でファイルｆｉｌｅ１が作成
される。すなわち、この段階で、キャリブレーション動
作を１ピン毎に行い、全てのピンについて、キャリブレ
ーション完了時のデータをファイル化している。次に、
ＴＥＳＴ２に於いては、ピン２はピンマルチプレクス・
モードであり、残りのピンはノーマル・モードである。
この条件は、ｆｉｌｅ１とは異なるので、別のファイル
すなわちｆｉｌｅ２がこの段階で作成される。次に、Ｔ
ＥＳＴｍに於いては、ピン２とピンｎがピンマルチプレ
クス・モードであり、残りのピンはノーマル・モードで
ある。この条件は、ｆｉｌｅ１ともｆｉｌｅ２とも異な
るので、別のファイルすなわちｆｉｌｅｍがこの段階で
作成される。一般に、ＴＥＳＴ番号が数多く存在する場
合には、ＣＡＬＦＩＬＥメモリ２内のファイル数ｍも数
多く必要とする。
【０００８】次に、ＴＥＳＴ（ｍ＋１）に於いては、Ｐ
１ーｎがノーマル・モードである。この条件は、ｆｉｌ
ｅ１と同じであるので、この段階ではキャリブレーショ
ン動作は行わずに、ファイルｆｉｌｅ１の内容を各ＶＤ
レジスタ（１２、２２、３２）に対して転送する事、す
なわちデータ転送のみが行われる。次に、ＴＥＳＴ（ｍ
＋２）に於いては、Ｐ１ーｎがノーマル・モードであ
る。この条件は、ｆｉｌｅ１と同じであり、さらに、直
前に転送されているデータと同一である。従って、本来
は、ユーザープログラムに記述する必要の無いものであ
る。しかし、このようにユーザープラグラムで記述され
てしまうと、普通は、無条件にファイル転送を実行して
しまう。これは、ＣＡＬＬＣＡＬ文をユーザーに公開し
ているために生じるものであり、スループットを下げる
要因となる。
１ーｎがノーマル・モードである。この条件は、ｆｉｌ
ｅ１と同じであるので、この段階ではキャリブレーショ
ン動作は行わずに、ファイルｆｉｌｅ１の内容を各ＶＤ
レジスタ（１２、２２、３２）に対して転送する事、す
なわちデータ転送のみが行われる。次に、ＴＥＳＴ（ｍ
＋２）に於いては、Ｐ１ーｎがノーマル・モードであ
る。この条件は、ｆｉｌｅ１と同じであり、さらに、直
前に転送されているデータと同一である。従って、本来
は、ユーザープログラムに記述する必要の無いものであ
る。しかし、このようにユーザープラグラムで記述され
てしまうと、普通は、無条件にファイル転送を実行して
しまう。これは、ＣＡＬＬＣＡＬ文をユーザーに公開し
ているために生じるものであり、スループットを下げる
要因となる。
【０００９】図６に従来のＣＡＬＬＣＡＬ文のアルゴリ
ズムを示す。ＣＡＬＬＣＡＬのアルゴリズムとしては、
先ず、同一名称のＣＡＬＦＩＬＥがあるかどうかがチェ
ックされる。もし同一ＣＡＬＦＩＬＥが存在する場合に
は、ＣＡＬＦＩＬＥ値をＶＤレジスタに転送する動作が
なされる。もし、同一名称のＣＡＬＦＩＬＥが存在しな
い場合には、ＣＡＬ動作を実行し、ＣＡＬＦＩＬＥの作
成がなされる。一般に、ＣＡＬ動作の実行時間は、ＣＡ
ＬＦＩＬＥの転送時間に比べて多くの時間を要する。こ
のようなＣＡＬＦＩＬＥ値の転送が終了した後に、ＴＥ
ＳＴ文による動作が行われることになる。
ズムを示す。ＣＡＬＬＣＡＬのアルゴリズムとしては、
先ず、同一名称のＣＡＬＦＩＬＥがあるかどうかがチェ
ックされる。もし同一ＣＡＬＦＩＬＥが存在する場合に
は、ＣＡＬＦＩＬＥ値をＶＤレジスタに転送する動作が
なされる。もし、同一名称のＣＡＬＦＩＬＥが存在しな
い場合には、ＣＡＬ動作を実行し、ＣＡＬＦＩＬＥの作
成がなされる。一般に、ＣＡＬ動作の実行時間は、ＣＡ
ＬＦＩＬＥの転送時間に比べて多くの時間を要する。こ
のようなＣＡＬＦＩＬＥ値の転送が終了した後に、ＴＥ
ＳＴ文による動作が行われることになる。
【００１０】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置に搭載したスキューアジャスタ
等へ校正データを転送する場合に、校正データファイル
を縮小し、転送実行時間を短縮した、半導体試験装置用
校正データの転送装置及びその方法を提供するものであ
る。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、半導体試験装置に搭載したスキューアジャスタ
等へ校正データを転送する場合に、校正データファイル
を縮小し、転送実行時間を短縮した、半導体試験装置用
校正データの転送装置及びその方法を提供するものであ
る。
【００１１】
（実施例１として）半導体試験装置の各ピンに校正デー
タを転送する転送装置に於いて、ピン毎の校正モードを
記憶するＰＩＮＤＡＴＡメモリ３００を設ける。そし
て、当該ＰＩＮＤＡＴＡメモリ３００の出力に応じて、
あらかじめ記憶しておいた校正データを読み出すＣＡＬ
ＦＩＬＥメモリ２００を設ける。そして、転送しようと
する校正データが前回転送してある校正データと一致し
ているかを判別するＣＡＬＦＬＡＧ回路４００を設け
る。このように、半導体試験装置用校正データの転送装
置を構成する。
タを転送する転送装置に於いて、ピン毎の校正モードを
記憶するＰＩＮＤＡＴＡメモリ３００を設ける。そし
て、当該ＰＩＮＤＡＴＡメモリ３００の出力に応じて、
あらかじめ記憶しておいた校正データを読み出すＣＡＬ
ＦＩＬＥメモリ２００を設ける。そして、転送しようと
する校正データが前回転送してある校正データと一致し
ているかを判別するＣＡＬＦＬＡＧ回路４００を設け
る。このように、半導体試験装置用校正データの転送装
置を構成する。
【００１２】上記におけるＣＡＬＦＬＡＧ回路４００と
して、テスタコントローラ５００から送出する校正モー
ドデータと、当該ＰＩＮＤＡＴＡメモリ３００からの出
力データとを比較する、排他的論理和ゲート４０３を設
ける。そして、当該排他的論値和ゲート４０３からの比
較結果を記憶するフリップフロップ４０１を設ける。そ
して、当該フリップフロップ４０１の出力を１入力端子
に印加し、当該排他的論理和ゲート４０３の出力を他の
入力端子に印加するオアゲート４０２を設ける。このよ
うに、半導体試験装置用校正データの転送装置を構成し
てもよい。
して、テスタコントローラ５００から送出する校正モー
ドデータと、当該ＰＩＮＤＡＴＡメモリ３００からの出
力データとを比較する、排他的論理和ゲート４０３を設
ける。そして、当該排他的論値和ゲート４０３からの比
較結果を記憶するフリップフロップ４０１を設ける。そ
して、当該フリップフロップ４０１の出力を１入力端子
に印加し、当該排他的論理和ゲート４０３の出力を他の
入力端子に印加するオアゲート４０２を設ける。このよ
うに、半導体試験装置用校正データの転送装置を構成し
てもよい。
【００１３】（実施例２として）上記の実施例１に加え
て、転送しようとする校正データが前回転送してある校
正データと一致しているかをピン毎に判別するパーピン
制御部７００を設ける。このように、半導体試験装置用
校正データの転送装置を構成してもよい。
て、転送しようとする校正データが前回転送してある校
正データと一致しているかをピン毎に判別するパーピン
制御部７００を設ける。このように、半導体試験装置用
校正データの転送装置を構成してもよい。
【００１４】また、半導体試験装置の各ピンに校正デー
タを転送する転送方法に於いて、校正データをＣＡＬＦ
ＩＬＥメモリ２００に記憶させる。そして、ピン毎の校
正モードをＰＩＮＤＡＴＡメモリ３００に送出する。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかをＣＡＬＦＬＡＧ回路４０
０の出力であるＣＡＬＦＬＡＧにより認識する。そし
て、当該ＣＡＬＦＬＡＧが不一致を示した場合にのみ、
校正データを各ピンに転送動作する。このようなステッ
プから、半導体試験装置用校正データの転送方法を構成
する。
タを転送する転送方法に於いて、校正データをＣＡＬＦ
ＩＬＥメモリ２００に記憶させる。そして、ピン毎の校
正モードをＰＩＮＤＡＴＡメモリ３００に送出する。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかをＣＡＬＦＬＡＧ回路４０
０の出力であるＣＡＬＦＬＡＧにより認識する。そし
て、当該ＣＡＬＦＬＡＧが不一致を示した場合にのみ、
校正データを各ピンに転送動作する。このようなステッ
プから、半導体試験装置用校正データの転送方法を構成
する。
【００１５】また、半導体試験装置の各ピンに校正デー
タを転送する転送方法に於いて、校正データをＣＡＬＦ
ＩＬＥメモリ２００に記憶させる。そして、ピン毎の校
正モードをＰＩＮＤＡＴＡメモリ３００に送出する。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかをパーピン制御部７００に
ピン毎に記憶する。そして、当該パーピン制御部７００
が不一致を示したピンにのみ、校正データを転送動作す
る。このようなステップから、半導体試験装置用校正デ
ータの転送方法を構成してもよい。
タを転送する転送方法に於いて、校正データをＣＡＬＦ
ＩＬＥメモリ２００に記憶させる。そして、ピン毎の校
正モードをＰＩＮＤＡＴＡメモリ３００に送出する。そ
して、転送しようとする校正データが前回転送してある
校正データと一致しているかをパーピン制御部７００に
ピン毎に記憶する。そして、当該パーピン制御部７００
が不一致を示したピンにのみ、校正データを転送動作す
る。このようなステップから、半導体試験装置用校正デ
ータの転送方法を構成してもよい。
【００１６】
【作用】この発明によれば、校正データファイルのメモ
リ容量は、 ｎ×（２ｘ＋１） （ビット） あれば全ての組み合わせを実現できる。従来の ｎ×ｍ×ｘ（ビット） に比べ、大幅に縮小化できる。また、校正ファイルの転
送は、自動実行されるので、各ユーザーは、ユーザープ
ログラムを作成する際に、ＣＡＬＬＣＡＬ文を記述する
必要がない。従って、プログラム作成が容易になり、ま
た、２重に校正ファイルが転送されることもない。ま
た、キャリブレーションの実行が、被測定デバイスのＴ
ＥＳＴ中に行われることはない。以上により、校正デー
タの転送に要する時間は大幅に短縮できる。さらに、パ
ーピン制御部７００の出力に応じて校正データの転送時
間を４サイクルから２サイクルに減じることができる。
特に、校正データの変化するピン数が小数である場合に
は、全ピンに校正データを転送するのに要する時間のほ
ぼ半分の転送実行時間で済むことになる。以上により、
校正データの転送に要する時間は大幅に短縮できる。
リ容量は、 ｎ×（２ｘ＋１） （ビット） あれば全ての組み合わせを実現できる。従来の ｎ×ｍ×ｘ（ビット） に比べ、大幅に縮小化できる。また、校正ファイルの転
送は、自動実行されるので、各ユーザーは、ユーザープ
ログラムを作成する際に、ＣＡＬＬＣＡＬ文を記述する
必要がない。従って、プログラム作成が容易になり、ま
た、２重に校正ファイルが転送されることもない。ま
た、キャリブレーションの実行が、被測定デバイスのＴ
ＥＳＴ中に行われることはない。以上により、校正デー
タの転送に要する時間は大幅に短縮できる。さらに、パ
ーピン制御部７００の出力に応じて校正データの転送時
間を４サイクルから２サイクルに減じることができる。
特に、校正データの変化するピン数が小数である場合に
は、全ピンに校正データを転送するのに要する時間のほ
ぼ半分の転送実行時間で済むことになる。以上により、
校正データの転送に要する時間は大幅に短縮できる。
【００１７】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１８】（実施例１）図１は本発明の１実施例を示
すブロック図である。図１に示すように、校正データ値
を記憶するＣＡＬＦＩＬＥメモリ２００を設ける。ま
た、ピン毎にノーマル・モードかピンマルチプレクス・
モードかを記憶するＰＩＮＤＡＴＡメモリ３００を設け
る。また、前回のファイルと今回のファイルが一致した
ものかを判別するＣＡＬＦＬＡＧ回路４００を設ける。
すブロック図である。図１に示すように、校正データ値
を記憶するＣＡＬＦＩＬＥメモリ２００を設ける。ま
た、ピン毎にノーマル・モードかピンマルチプレクス・
モードかを記憶するＰＩＮＤＡＴＡメモリ３００を設け
る。また、前回のファイルと今回のファイルが一致した
ものかを判別するＣＡＬＦＬＡＧ回路４００を設ける。
【００１９】ＣＡＬＦＩＬＥ２００内の構成としては、
全ピンがノーマル・モードであった場合の校正データ値
のファイルＦ１と、全ピンがピンマルチプレクス・モー
ドであった場合の校正データ値のファイルＦ２とからな
るファイル２０２を設ける。ピン方向にはデコーダ２０
１を設け、ファイル切り換え方向にはデコーダ２０３を
設ける。ピンＰ１、Ｐ２…Ｐｎに対応する各出力は、Ｐ
１ＶＤレジスタ１２、Ｐ２ＶＤレジスタ２２、ＰｎＶＤ
レジスタ３２にそれぞれ与えられる。ここで、各校正デ
ータがｘビットで構成されているとすると、 ｎ×２×ｘ（ビット） のメモリ容量でＣＡＬＦＩＬＥメモリは構成されてい
る。
全ピンがノーマル・モードであった場合の校正データ値
のファイルＦ１と、全ピンがピンマルチプレクス・モー
ドであった場合の校正データ値のファイルＦ２とからな
るファイル２０２を設ける。ピン方向にはデコーダ２０
１を設け、ファイル切り換え方向にはデコーダ２０３を
設ける。ピンＰ１、Ｐ２…Ｐｎに対応する各出力は、Ｐ
１ＶＤレジスタ１２、Ｐ２ＶＤレジスタ２２、ＰｎＶＤ
レジスタ３２にそれぞれ与えられる。ここで、各校正デ
ータがｘビットで構成されているとすると、 ｎ×２×ｘ（ビット） のメモリ容量でＣＡＬＦＩＬＥメモリは構成されてい
る。
【００２０】ＰＩＮＤＡＴＡメモリ３００内の構成とし
ては、各ピンＰ１、Ｐ２、…Ｐｎに対して、ノーマル・
モードが設定されているか、ピンマルチプレクス・モー
ドが設定されているかを示すメモリ３０２を設ける。ピ
ン方向には、デコーダ３０１を設ける。また、データ
は、双方向であり、セレクタ３０３を通して入出力す
る。このメモリ３０２の偶数ピンに対応する各出力は、
Ｐ２ＭＸレジスタ２７、…ＰｎＭＸレジスタ３７にそれ
ぞれ与えられる。ここで、各データは１ビットで構成さ
れるので、 ｎ（ビット） のメモリ容量でＰＩＮＤＡＴＡメモリは構成されてい
る。
ては、各ピンＰ１、Ｐ２、…Ｐｎに対して、ノーマル・
モードが設定されているか、ピンマルチプレクス・モー
ドが設定されているかを示すメモリ３０２を設ける。ピ
ン方向には、デコーダ３０１を設ける。また、データ
は、双方向であり、セレクタ３０３を通して入出力す
る。このメモリ３０２の偶数ピンに対応する各出力は、
Ｐ２ＭＸレジスタ２７、…ＰｎＭＸレジスタ３７にそれ
ぞれ与えられる。ここで、各データは１ビットで構成さ
れるので、 ｎ（ビット） のメモリ容量でＰＩＮＤＡＴＡメモリは構成されてい
る。
【００２１】ＣＡＬＦＬＡＧ回路４００内の構成として
は、フリップフロップ４０１を設ける。あるピンについ
て、ノーマル・モードかピンマルチプレクス・モードか
のいずれかのピンデータが設定されるが、今回のピンデ
ータがテスタコントローラ５００からライトデータとし
て、排他的論理和ゲート４０３の１端子に与えられる。
また、前回のピンデータがＰＩＮＤＡＴＡメモリ３００
から出力されて、排他的論理和ゲート４０３の他の端子
に与えられる。両入力信号が一致すれば、排他的論理和
ゲート４０３はロー信号を出力し、もし、不一致であれ
ば、ハイ信号を出力して、オアゲート４０２に与える。
オアゲート４０２の出力は、フリップフロップ４０１の
データ端子に与えられる。そして、テスタコントローラ
５００からのライトエネーブル信号が、当該フリップフ
ロップ４０１のトリガ端子に与えられ、その時のデータ
が記憶される。また、このフリップフロップ４０１の出
力は、当該オアゲート４０２の他の端子に接続されてい
る。
は、フリップフロップ４０１を設ける。あるピンについ
て、ノーマル・モードかピンマルチプレクス・モードか
のいずれかのピンデータが設定されるが、今回のピンデ
ータがテスタコントローラ５００からライトデータとし
て、排他的論理和ゲート４０３の１端子に与えられる。
また、前回のピンデータがＰＩＮＤＡＴＡメモリ３００
から出力されて、排他的論理和ゲート４０３の他の端子
に与えられる。両入力信号が一致すれば、排他的論理和
ゲート４０３はロー信号を出力し、もし、不一致であれ
ば、ハイ信号を出力して、オアゲート４０２に与える。
オアゲート４０２の出力は、フリップフロップ４０１の
データ端子に与えられる。そして、テスタコントローラ
５００からのライトエネーブル信号が、当該フリップフ
ロップ４０１のトリガ端子に与えられ、その時のデータ
が記憶される。また、このフリップフロップ４０１の出
力は、当該オアゲート４０２の他の端子に接続されてい
る。
【００２２】このため、当該フリップフロップ４０１
は、ＣＡＬＦＬＡＧリセット信号により、リセットされ
た後は、一度ハイレベルに反転すると、そのハイレベル
を保持するように動作する。この保持機能により、対象
とする全ピンについて、１ピンでも不一致が生じたか、
または全ピンが一致、すなわち同一の校正データであっ
たかを判別できる。不一致の場合には、ＣＡＬＦＬＡＧ
回路からＣＡＬＦＬＡＧ信号を発生し、テスタコントロ
ーラ５００に与える。なお、半導体試験装置のパワーオ
ン時には、このフリップフロップ４０１のセット端子に
パワーオン信号を印加して、校正データ不存在状態とし
て認識できるようにしている。なお、発生したライトエ
ネーブル信号を遅延素子５０１で遅延しインバータ５０
２を通過した信号で、ゲート５０３を開き、この時のラ
イトデータをＰＩＮＤＡＴＡメモリ３００に書き込んで
いる。
は、ＣＡＬＦＬＡＧリセット信号により、リセットされ
た後は、一度ハイレベルに反転すると、そのハイレベル
を保持するように動作する。この保持機能により、対象
とする全ピンについて、１ピンでも不一致が生じたか、
または全ピンが一致、すなわち同一の校正データであっ
たかを判別できる。不一致の場合には、ＣＡＬＦＬＡＧ
回路からＣＡＬＦＬＡＧ信号を発生し、テスタコントロ
ーラ５００に与える。なお、半導体試験装置のパワーオ
ン時には、このフリップフロップ４０１のセット端子に
パワーオン信号を印加して、校正データ不存在状態とし
て認識できるようにしている。なお、発生したライトエ
ネーブル信号を遅延素子５０１で遅延しインバータ５０
２を通過した信号で、ゲート５０３を開き、この時のラ
イトデータをＰＩＮＤＡＴＡメモリ３００に書き込んで
いる。
【００２３】このように、本発明による校正データの転
送装置を構成しており、メモリ容量は、 ｎ×（２ｘ＋１） （ビット） あれば全ての組み合わせを実現できる。このように、校
正データファイルのメモリ容量を大幅に縮小化できる。
また、ＴＥＳＴ番号が増加しても、校正データファイル
を増加させる必要は生じない。なお、ＣＡＬＦＩＬＥメ
モリ２００内の校正データのファイル種類は、上記では
２種を想定したが、モード等の増加により校正データの
種類が増える場合には、この校正データファイルを増や
して対応してもよい。
送装置を構成しており、メモリ容量は、 ｎ×（２ｘ＋１） （ビット） あれば全ての組み合わせを実現できる。このように、校
正データファイルのメモリ容量を大幅に縮小化できる。
また、ＴＥＳＴ番号が増加しても、校正データファイル
を増加させる必要は生じない。なお、ＣＡＬＦＩＬＥメ
モリ２００内の校正データのファイル種類は、上記では
２種を想定したが、モード等の増加により校正データの
種類が増える場合には、この校正データファイルを増や
して対応してもよい。
【００２４】図７に、本発明によるＴＥＳＴ文のアルゴ
リズムを示す。本発明においては、ＣＡＬＬＣＡＬ文は
ユーザーに公開せず、使用できない。すなわち、校正フ
ァイルの転送は、テスタコントローラによる自動実行と
する。図７に示すように、ＣＡＬＦＬＡＧが立っている
かチェックする。もし、ＣＡＬＦＬＡＧが立っていれ
ば、ＣＡＬＦＩＬＥ値をＰＩＮＤＡＴＡメモリに従っ
て、ノーマル・モード値かピンマルチプレクス・モード
値かを振り分けながら、各ＶＤレジスタに設定してい
く。もし、ＣＡＬＦＬＡＧが立っていなければ、ＣＡＬ
ＦＩＬＥ値を既に転送済みと判断して、ＴＥＳＴシーケ
ンスをすぐに実行する。また、各校正データ（Ｆ１、Ｆ
２）、すなわち全ピンノーマル・モード値及び全ピンピ
ンマルチプレクス・モード値は、被測定デバイスの測定
に先だって、予め半導体試験装置でキャリブレーション
を行いＣＡＬＦＩＬＥメモリ２００に設定しておく。こ
のＣＡＬＦＩＬＥ値は各ＴＥＳＴ内容に依存しないた
め、共通に使用でき、例えば半導体試験装置の出荷時に
一度キャリブレーションの校正データを取得しておけば
良い。
リズムを示す。本発明においては、ＣＡＬＬＣＡＬ文は
ユーザーに公開せず、使用できない。すなわち、校正フ
ァイルの転送は、テスタコントローラによる自動実行と
する。図７に示すように、ＣＡＬＦＬＡＧが立っている
かチェックする。もし、ＣＡＬＦＬＡＧが立っていれ
ば、ＣＡＬＦＩＬＥ値をＰＩＮＤＡＴＡメモリに従っ
て、ノーマル・モード値かピンマルチプレクス・モード
値かを振り分けながら、各ＶＤレジスタに設定してい
く。もし、ＣＡＬＦＬＡＧが立っていなければ、ＣＡＬ
ＦＩＬＥ値を既に転送済みと判断して、ＴＥＳＴシーケ
ンスをすぐに実行する。また、各校正データ（Ｆ１、Ｆ
２）、すなわち全ピンノーマル・モード値及び全ピンピ
ンマルチプレクス・モード値は、被測定デバイスの測定
に先だって、予め半導体試験装置でキャリブレーション
を行いＣＡＬＦＩＬＥメモリ２００に設定しておく。こ
のＣＡＬＦＩＬＥ値は各ＴＥＳＴ内容に依存しないた
め、共通に使用でき、例えば半導体試験装置の出荷時に
一度キャリブレーションの校正データを取得しておけば
良い。
【００２５】このように、校正ファイルの転送は、自動
実行されるので、各ユーザーは、ユーザープログラムを
作成する際に、ＣＡＬＬＣＡＬ文を記述する必要がな
い。従って、プログラム作成が容易になり、また、２重
に校正ファイルが転送されることもない。また、キャリ
ブレーションの実行が、被測定デバイスのＴＥＳＴ中に
行われることはない。以上により、校正データの転送に
要する時間は大幅に短縮できる。
実行されるので、各ユーザーは、ユーザープログラムを
作成する際に、ＣＡＬＬＣＡＬ文を記述する必要がな
い。従って、プログラム作成が容易になり、また、２重
に校正ファイルが転送されることもない。また、キャリ
ブレーションの実行が、被測定デバイスのＴＥＳＴ中に
行われることはない。以上により、校正データの転送に
要する時間は大幅に短縮できる。
【００２６】（実施例２）実施例１に於いては、同一の
校正データについては、２重に転送されるのを防いで転
送時間を短縮している。そして、もし校正データが相違
する場合には、全ピンについて校正データの転送を行っ
ている。しかし、校正データの変更を伴うピンについて
のみ、校正データを書き換えするように、以下のように
構成することができる。
校正データについては、２重に転送されるのを防いで転
送時間を短縮している。そして、もし校正データが相違
する場合には、全ピンについて校正データの転送を行っ
ている。しかし、校正データの変更を伴うピンについて
のみ、校正データを書き換えするように、以下のように
構成することができる。
【００２７】図４は、実施例１を組み込んだ例であり、
ＣＡＬＦＩＬＥメモリ２００からの出力をＣＡＬ転送シ
ーケンス部を設けて各ＶＤレジスタに与える例を示す。
図４に示すように、ＣＡＬ転送シーケンス部６１０に対
して、テスタコントローラ５００からＣＡＬ転送信号が
与えられる。あるピンアドレスがテスタコントローラ５
００から設定されると、その時の校正データがＣＡＬＦ
ＩＬＥメモリ２００から出力される。ＣＡＬ転送シーケ
ンス部６１０は、書き込みデータ（ＷＤ）、ライトエネ
ーブル（ＷＥ）、書き込みコマンド（ＷＣ）の各信号
を、対象ピンのＶＤレジスタ（１２、…３２）に与え
て、校正データを書き込む。その後、アドレス・インク
リメント信号をＰＩＮカウンタ６２０に与える。ＰＩＮ
カウンタ６２０では、＋１動作を行い、次回のピンアド
レスを設定出力する。これらのＶＤレジスタへのＣＡＬ
転送動作を最初のピンアドレスから、順次繰り返し、最
終のピンアドレスまで、例えば１ピンから１００ピンま
で繰り返して終了する。
ＣＡＬＦＩＬＥメモリ２００からの出力をＣＡＬ転送シ
ーケンス部を設けて各ＶＤレジスタに与える例を示す。
図４に示すように、ＣＡＬ転送シーケンス部６１０に対
して、テスタコントローラ５００からＣＡＬ転送信号が
与えられる。あるピンアドレスがテスタコントローラ５
００から設定されると、その時の校正データがＣＡＬＦ
ＩＬＥメモリ２００から出力される。ＣＡＬ転送シーケ
ンス部６１０は、書き込みデータ（ＷＤ）、ライトエネ
ーブル（ＷＥ）、書き込みコマンド（ＷＣ）の各信号
を、対象ピンのＶＤレジスタ（１２、…３２）に与え
て、校正データを書き込む。その後、アドレス・インク
リメント信号をＰＩＮカウンタ６２０に与える。ＰＩＮ
カウンタ６２０では、＋１動作を行い、次回のピンアド
レスを設定出力する。これらのＶＤレジスタへのＣＡＬ
転送動作を最初のピンアドレスから、順次繰り返し、最
終のピンアドレスまで、例えば１ピンから１００ピンま
で繰り返して終了する。
【００２８】図８に、ＣＡＬ転送のタイミングチャート
を示す。図８に示すように、ＰＩＮカウンタ６２０から
の出力によりピンアドレスが設定され、ＰＩＮＤＡＴＡ
メモリ３００からの出力により、モードが確定し、対応
した校正データがＣＡＬＦＩＬＥメモリ２００から出力
する。この後、ＷＤ、ＷＥ、ＷＣの各信号がＣＡＬ転送
シーケンス部から各ＶＤレジスタに出力し、校正データ
が書き込まれる。次にＰＩＮカウンタ６２０の入力信号
により、次のピンアドレスに進む。このように、１ピン
当たりのＣＡＬ転送時間は、ＣＬＫの４サイクル時間を
要している。
を示す。図８に示すように、ＰＩＮカウンタ６２０から
の出力によりピンアドレスが設定され、ＰＩＮＤＡＴＡ
メモリ３００からの出力により、モードが確定し、対応
した校正データがＣＡＬＦＩＬＥメモリ２００から出力
する。この後、ＷＤ、ＷＥ、ＷＣの各信号がＣＡＬ転送
シーケンス部から各ＶＤレジスタに出力し、校正データ
が書き込まれる。次にＰＩＮカウンタ６２０の入力信号
により、次のピンアドレスに進む。このように、１ピン
当たりのＣＡＬ転送時間は、ＣＬＫの４サイクル時間を
要している。
【００２９】図３に本発明による他の実施例として、パ
ーピン制御部を有する校正データ転送装置の例を示す。
図３において示すように、１ピン毎のＣＡＬＦＬＡＧを
記述しておくパーピン制御部７００を設ける。そして、
このパーピン制御部７００の出力により、ＶＤレジスタ
への書き込みを制御する。
ーピン制御部を有する校正データ転送装置の例を示す。
図３において示すように、１ピン毎のＣＡＬＦＬＡＧを
記述しておくパーピン制御部７００を設ける。そして、
このパーピン制御部７００の出力により、ＶＤレジスタ
への書き込みを制御する。
【００３０】パーピン制御部７００内の構成として、メ
モリ７０１を設ける。先ず、テスタコントローラ５００
から、校正データがライトデータとして、あるピンアド
レスに書き込まれる。その際、今回の校正データと前回
の校正データが不一致かどうかの出力が排他的論理和ゲ
ート４０３から出力する。この不一致信号は、ゲート７
０２を通して、メモリ７０１のデータ端子に与えられ、
ライトエネーブル信号によりメモリ７０１に書き込まれ
る。そして、ライトエネーブル状態が終了すると、メモ
リ７０１からの出力信号は、アンドゲート７１０の１入
力端子に与えられる。このアンドゲート７１０の他の入
力端子には、テスタコントローラ５００からのＣＡＬ転
送信号を接続する。このアンドゲート７１０の出力はＣ
ＡＬ転送シーケンス部６１０のエネーブル（ＥＮＢ）端
子に接続する。
モリ７０１を設ける。先ず、テスタコントローラ５００
から、校正データがライトデータとして、あるピンアド
レスに書き込まれる。その際、今回の校正データと前回
の校正データが不一致かどうかの出力が排他的論理和ゲ
ート４０３から出力する。この不一致信号は、ゲート７
０２を通して、メモリ７０１のデータ端子に与えられ、
ライトエネーブル信号によりメモリ７０１に書き込まれ
る。そして、ライトエネーブル状態が終了すると、メモ
リ７０１からの出力信号は、アンドゲート７１０の１入
力端子に与えられる。このアンドゲート７１０の他の入
力端子には、テスタコントローラ５００からのＣＡＬ転
送信号を接続する。このアンドゲート７１０の出力はＣ
ＡＬ転送シーケンス部６１０のエネーブル（ＥＮＢ）端
子に接続する。
【００３１】次にＶＤデータへ校正データを転送しよう
とする際に、テスタコントローラ５００からＣＡＬ転送
信号が発せられるが、パーピン制御部７００からのピン
毎のＣＡＬＦＬＡＧ出力が一致状態、すなわち不一致信
号がローであれば、アンドゲート７１０でＣＡＬ転送信
号が禁止され、このためＶＤレジスタへの校正データ転
送が禁止される。
とする際に、テスタコントローラ５００からＣＡＬ転送
信号が発せられるが、パーピン制御部７００からのピン
毎のＣＡＬＦＬＡＧ出力が一致状態、すなわち不一致信
号がローであれば、アンドゲート７１０でＣＡＬ転送信
号が禁止され、このためＶＤレジスタへの校正データ転
送が禁止される。
【００３２】図９に、本発明による、パーピン制御部を
有する校正データ転送装置におけるタイミングチャート
を示す。図９に示すように、ピン１に相当するチャンネ
ル１について、校正データが前回と相違し、ＶＤレジス
タへの校正データ転送が必要であるとする。この場合、
転送時間は従来通り、４サイクルを要する。つぎに、チ
ャンネル２については、校正データが前回と一致してお
り、パーピン制御部７００からのＣＡＬＦＬＡＧ信号が
ロー信号であるとする。この場合には、アンドゲート７
１０でＣＡＬ転送信号が禁止されるため、ＣＡＬ転送シ
ーケンス部６１０からの、ライトコマンド（ＷＣ）出力
が禁止され、直ちにこのピンの転送動作を終了して次の
ピンアドレスであるチャンネル３に移るための、ＩＮＣ
信号を発生する。従って、このチャンネル２の転送時間
は、２サイクルのみで終了する。
有する校正データ転送装置におけるタイミングチャート
を示す。図９に示すように、ピン１に相当するチャンネ
ル１について、校正データが前回と相違し、ＶＤレジス
タへの校正データ転送が必要であるとする。この場合、
転送時間は従来通り、４サイクルを要する。つぎに、チ
ャンネル２については、校正データが前回と一致してお
り、パーピン制御部７００からのＣＡＬＦＬＡＧ信号が
ロー信号であるとする。この場合には、アンドゲート７
１０でＣＡＬ転送信号が禁止されるため、ＣＡＬ転送シ
ーケンス部６１０からの、ライトコマンド（ＷＣ）出力
が禁止され、直ちにこのピンの転送動作を終了して次の
ピンアドレスであるチャンネル３に移るための、ＩＮＣ
信号を発生する。従って、このチャンネル２の転送時間
は、２サイクルのみで終了する。
【００３３】このように、パーピン制御部７００の出力
に応じて校正データの転送時間を４サイクルから２サイ
クルに減じることができる。特に、校正データの変化す
るピン数が小数である場合には、全ピンに校正データを
転送するのに要する時間のほぼ半分の転送実行時間で済
むことになる。以上により、校正データの転送に要する
時間は大幅に短縮できる。
に応じて校正データの転送時間を４サイクルから２サイ
クルに減じることができる。特に、校正データの変化す
るピン数が小数である場合には、全ピンに校正データを
転送するのに要する時間のほぼ半分の転送実行時間で済
むことになる。以上により、校正データの転送に要する
時間は大幅に短縮できる。
【００３４】なお、本発明の校正データの転送について
は、上述の各実施例は、ドライバ（１３、２３、３３）
に対するスキューアジャスタの校正について述べたが、
同様に、半導体試験装置における被測定デバイス１から
の出力信号を比較するコンパレータのスキューアジャス
タに関する校正についても当てはめて実施してもよい。
は、上述の各実施例は、ドライバ（１３、２３、３３）
に対するスキューアジャスタの校正について述べたが、
同様に、半導体試験装置における被測定デバイス１から
の出力信号を比較するコンパレータのスキューアジャス
タに関する校正についても当てはめて実施してもよい。
【００３５】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。半導体試験装置
に搭載したスキューアジャスタ等へ校正データを転送す
る場合に、校正データファイルを縮小し、転送実行時間
を短縮した、半導体試験装置用校正データの転送装置及
びその方法を提供できた。
いるので、次に記載する効果を奏する。半導体試験装置
に搭載したスキューアジャスタ等へ校正データを転送す
る場合に、校正データファイルを縮小し、転送実行時間
を短縮した、半導体試験装置用校正データの転送装置及
びその方法を提供できた。
【図１】本発明の１実施例を示すブロック図である。
【図２】従来の半導体試験装置のキャリブレーション構
成例を示す。
成例を示す。
【図３】本発明による他の実施例として、パーピン制御
部を有する校正データ転送装置の例を示す。
部を有する校正データ転送装置の例を示す。
【図４】実施例１を組み込んだ例である。
【図５】従来のユーザープログラムの例である。
【図６】従来のＣＡＬＬＣＡＬ文のアルゴリズムを示
す。
す。
【図７】本発明によるＴＥＳＴ文のアルゴリズムを示
す。
す。
【図８】ＣＡＬ転送のタイミングチャートを示す。
【図９】本発明による、パーピン制御部を有する校正デ
ータ転送装置におけるタイミングチャートを示す。
ータ転送装置におけるタイミングチャートを示す。
１ 被測定デバイス ２ ＣＡＬＦＩＬＥメモリ １１、２１、３１ 可変遅延回路 １２、２２、３２ ＶＤレジスタ １３、２３、３３ ドライバ ２７、３７ ＭＸレジスタ ２００ ＣＡＬＦＩＬＥメモリ ２０１、２０３、３０１ デコーダ ２０２、３０２ メモリ ３００ ＰＩＮＤＡＴＡメモリ ３０３ セレクタ ４００ ＣＡＬＦＬＡＧ回路 ４０１ フリップフロップ ４０２ オアゲート ４０３ 排他的論理和ゲート ５００ テスタコントローラ ５０１ 遅延素子 ５０２ インバータ ５０３ ゲート ６１０ ＣＡＬ転送シーケンス部 ６２０ ＰＩＮカウンタ ６３０ デコーダ ６４０、６５０ セレクタ ７００ パーピン制御部 ７０１ メモリ ７０２ ゲート ７０３ インバータ ７１０ アンドゲート
Claims (5)
- 【請求項１】 半導体試験装置の各ピンに校正データを
転送する転送装置に於いて、 ピン毎の校正モードを記憶するＰＩＮＤＡＴＡメモリ
（３００）を設け、 当該ＰＩＮＤＡＴＡメモリ（３００）の出力に応じて、
あらかじめ記憶しておいた校正データを読み出すＣＡＬ
ＦＩＬＥメモリ（２００）を設け、 転送しようとする校正データが前回転送してある校正デ
ータと一致しているかを判別するＣＡＬＦＬＡＧ回路
（４００）を設け、 上記構成を具備したことを特徴とする、半導体試験装置
用校正データの転送装置。 - 【請求項２】 請求項１におけるＣＡＬＦＬＡＧ回路
（４００）として、 テスタコントローラ（５００）から送出する校正モード
データと、当該ＰＩＮＤＡＴＡメモリ（３００）からの
出力データとを比較する、排他的論理和ゲート（４０
３）を設け、 当該排他的論値和ゲート（４０３）からの比較結果を記
憶するフリップフロップ（４０１）を設け、 当該フリップフロップ（４０１）の出力を１入力端子に
印加し、当該排他的論理和ゲート（４０３）の出力を他
の入力端子に印加するオアゲート（４０２）を設け、 上記構成を具備した、半導体試験装置用校正データの転
送装置。 - 【請求項３】 請求項１又は請求項２に記載した転送装
置において、 転送しようとする校正データが前回転送してある校正デ
ータと一致しているかをピン毎に判別するパーピン制御
部（７００）を設け、 上記構成を具備したことを特徴とする、半導体試験装置
用校正データの転送装置。 - 【請求項４】 半導体試験装置の各ピンに校正データを
転送する転送方法に於いて、 校正データをＣＡＬＦＩＬＥメモリ（２００）に記憶さ
せ、 ピン毎の校正モードをＰＩＮＤＡＴＡメモリ（３００）
に送出し、 転送しようとする校正データが前回転送してある校正デ
ータと一致しているかをＣＡＬＦＬＡＧ回路（４００）
の出力であるＣＡＬＦＬＡＧにより認識し、 当該ＣＡＬＦＬＡＧが不一致を示した場合にのみ、校正
データを各ピンに転送動作し、 上記ステップからなることを特徴とする、半導体試験装
置用校正データの転送方法。 - 【請求項５】 半導体試験装置の各ピンに校正データを
転送する転送方法に於いて、 校正データをＣＡＬＦＩＬＥメモリ（２００）に記憶さ
せ、 ピン毎の校正モードをＰＩＮＤＡＴＡメモリ（３００）
に送出し、 転送しようとする校正データが前回転送してある校正デ
ータと一致しているかをパーピン制御部（７００）にピ
ン毎に記憶し、 当該パーピン制御部（７００）が不一致を示したピンに
のみ、校正データを転送動作し、 上記ステップからなることを特徴とする、半導体試験装
置用校正データの転送方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107939A JPH07294605A (ja) | 1994-04-22 | 1994-04-22 | 半導体試験装置用校正データの転送装置及びその方法 |
| DE19514814A DE19514814B4 (de) | 1994-04-22 | 1995-04-21 | Übertragungsvorrichtung und Übertragungsverfahren für Kalibrierungsdaten eines Halbleiter-Testgeräts |
| US08/426,857 US5629880A (en) | 1994-04-22 | 1995-04-24 | Calibration data transmission apparatus and method for semiconductor test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107939A JPH07294605A (ja) | 1994-04-22 | 1994-04-22 | 半導体試験装置用校正データの転送装置及びその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07294605A true JPH07294605A (ja) | 1995-11-10 |
Family
ID=14471887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6107939A Pending JPH07294605A (ja) | 1994-04-22 | 1994-04-22 | 半導体試験装置用校正データの転送装置及びその方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629880A (ja) |
| JP (1) | JPH07294605A (ja) |
| DE (1) | DE19514814B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100454545B1 (ko) * | 2000-04-12 | 2004-11-03 | 가부시키가이샤 어드밴티스트 | 반도체 테스트 시스템 |
| JP2009053035A (ja) * | 2007-08-27 | 2009-03-12 | Yokogawa Electric Corp | Ｉｃテスタ |
Families Citing this family (8)
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|---|---|---|---|---|
| JP3616247B2 (ja) * | 1998-04-03 | 2005-02-02 | 株式会社アドバンテスト | Ｉｃ試験装置におけるスキュー調整方法及びこれに用いる疑似デバイス |
| US6226725B1 (en) | 1998-04-21 | 2001-05-01 | Ibm | Method and system in a data processing system for the dedication of memory storage locations |
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