JP4118463B2 - タイミング保持機能を搭載したｉｃ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はタイミング保持機能を搭載したＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳはＩＣ試験装置ＴＥＳの全体を制御する制御器１１と、パターン発生器１２、タイミング発生器１３、波形生成部１４、論理比較器１５、ドライバ１６、アナログ比較器１７、不良解析メモリ１８、論理振幅基準電圧源２１、比較基準電圧源２２、ディバイス電源２３等により構成される。
【０００３】
制御器１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１２とタイミング発生器１３を制御し、パターン発生器１２から試験パターンデータを発生させ、この試験パターンデータを波形生成部１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に電圧増幅するドライバ１６を通じて被試験ＩＣ１９に印加する。
【０００４】
被試験ＩＣ１９から出力される応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパターン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１３は被試験ＩＣ１９に与える試験パターン信号の波形の立ち上がりのタイミング及び立ち下りのタイミングを規定するタイミングと、論理比較器１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
これらの各タイミングは利用者が作製した試験プログラムに記載され、利用者が意図したタイミングで被試験ＩＣ１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
【０００６】
波形生成部１４とドライバ１６及びアナログ比較器１７は被試験ＩＣ１９の各端子毎にピンカードと呼ばれている基板に搭載され、故障時は交換が可能な状態に作られている。
図５にその様子を示す。ＰＣＡＤはそのピンカードを示す。図５では２つの端子分のピンカードを示すが、現実には被試験ＩＣ１９の端子数に相当する数のピンカードが設けられる。図５では波形生成部１４とドライバ１６によって構成される試験パターン供給経路を搭載したピンカードを示す。この形式のピンカードＰＣＡＤは被試験ＩＣ１９の入力端子に接続されて利用される。また、図６に示すようにアナログ比較器１７を搭載した出力端子用のピンカード及び図７に示すドライバ１６とアナログ比較器１７を搭載した入力出力兼用のピンカードも存在する。
【０００７】
図６と図７に関しては後に説明することにするが、図５に示すピンカードＰＣＡＤは可変遅延素子ＤＹ１が設けられ、この可変遅延素子ＤＹ１に各ピンカードＰＣＡＤ毎に固有の遅延時間を設定し、波形生成部１４から出力した試験パターン信号が被試験ＩＣ１９の各端子に同一位相で印加されるように調整する。この調整を一般にスキュー調整と呼んでいる。
【０００８】
スキュー調整の方法には各種存在するが、その一例としては複数のピンカードＰＣＡＤの中から基準タイミングとなる基準ピンカードを定め、この基準ピンカードから出力される信号と校正しようとしているピンカードから出力される信号の位相差を求め、この位相差がゼロになる可変遅延素子ＤＹ１の遅延時間を求め、この遅延時間を遅延補正データＰ１、Ｐ２・・・として制御器１１の遅延補正データ記憶部１１Ａに取り込んで記憶する。検査開始時にはこの遅延補正データＰ１、Ｐ２・・・を各ピンカードＰＣＡＤに設けたレジスタＲＧ１に転送し、各可変遅延素子ＤＹ１の遅延時間を設定して検査を開始する。
【０００９】
図６はピンカードＰＣＡＤにアナログ比較器１７と、可変遅延素子ＤＹ２と、レジスタＲＧ２とを搭載した形式のピンカードを示す。アナログ比較器１７の後段には例えばＤ型フリップフロップによって構成した信号読み取り回路ＤＦが設けられ、この信号読取回路ＤＦにストローブパルスＳＴＢを印加してアナログ比較器１７が出力している論理値を読み込む。つまり、この場合には出力ピン用のピンカードの構成例を示す。
【００１０】
この形式のピンカードの場合も、ストローブパルス供給経路に可変遅延素子ＤＹ２を設け、この可変遅延素子ＤＹ２の遅延時間を調整して信号読取回路ＤＦに印加されるストローブパルスＳＴＢの印加タイミングが基準タイミングに一致するように調整される。可変遅延素子ＤＹ２に設定する遅延時間は各ピンカードＰＣＡＤ毎に特異な値を持つため、その遅延補正データをそれぞれ制御器１１に記憶させ、試験の開始毎に各ピンカードＰＣＡＤ毎に遅延補正データを各ピンカードＰＣＡＤに設けたレジスタＲＧ２に転送し、レジスタＲＧ２に設定した遅延補正データにより可変遅延素子ＤＹ２の遅延時間を補正してストローブパルスＳＴＢの印加タイミングを揃えるようにしている。
【００１１】
図７はドライバ１６とアナログ比較器１７の双方を搭載した形式のピンカードを示す。一般にはこの形式のピンカードが最も多く用いられている。この形式のピンカードＰＣＡＤにはレジスタＲＧ１とＲＧ２が設けられ、これら２つのレジスタＲＧ１とＲＧ２に試験パターン供給経路の遅延補正データと、ストローブパルス供給経路の遅延補正データを設定し、試験パターン供給経路と、ストローブパルス供給経路の各タイミング合わせを行う構成とされる。
【００１２】
上述した遅延補正データは各ピンカードＰＣＡＤをＩＣ試験装置に装着し、ＩＣ試験装置を実動させて各ピンカード毎に試験パターン信号の伝搬遅延時間を計測し、その計測結果を制御器１１に設けた例えばハードディスクのような遅延補正データ記憶部１１Ａに格納する。
試験開始時には制御器１１は遅延補正データ記憶部に格納した遅延補正データを各ピンカードＰＣＡＤに設けたレジスタＲＧ１又はＲＧ２に転送し、各ピンカードＰＣＡＤの信号伝搬遅延時間を構成して試験を開始する。
【００１３】
【発明が解決しようとする課題】
上述したように、従来は遅延補正データを制御器１１が保持し、試験開始時に各ピンカードＰＣＡＤに設けたレジスタＲＧ１又はＲＧ２に遅延補正データを転送して各可変遅延素子ＤＹ１又はＤＹ２の遅延時間を設定する構成とされているから、仮に試験中にピンカードＰＣＡＤが不良となりこれを交換したとすると、その交換したピンカードＰＣＡＤは遅延補正データを新たに計測し直さなくてはならない。このために遅延補正データの計測に時間がかかり、試験を中断している時間が長くなる欠点がある。
【００１４】
つまり、ＩＣ試験装置は高価であるため、高価な装置を長時間停止させると、試験装置の運用効率が下がり、試験に要するコストが高くなる欠点が生じる。
また、他の欠点としてはピンカードＰＣＡＤを交換しただけで、試験を再開させてしまう恐れが有り、この場合には交換したピンカードＰＣＡＤの遅延補正データでない遅延補正データで遅延時間が設定されてしまうため、誤った試験結果が発生し、信頼性の面で問題がある。
【００１５】
この発明の第１の目的はボードを交換しても試験再開までの時間を短くすることができるタイミング保持機能を搭載して構成したＩＣ試験装置を提供しようとするものである。
この発明の第２の目的はピンカードを交換した場合、以前のピンカードの遅延補正データを誤って使用することのないタイミング保持機能を搭載したＩＣ試験装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
この発明の請求項１では被試験ＩＣの各端子毎に設けられ、試験パターン信号を被試験ＩＣに供給する試験パターン供給経路と、この試験パターン供給経路の信号伝搬遅延時間を調整するための可変遅延素子と、この可変遅延素子の遅延時間を設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリに試験パタ−ン供給経路の信号伝搬遅延時間を予め規定した設定値に合わせ込むためにレジスタに設定する遅延補正データを記憶させた構成のピンカードを装備したタイミング保持機能を搭載したＩＣ試験装置を提案するものである。
【００１７】
この発明の請求項２では被試験ＩＣの各端子毎に設けられ、被試験ＩＣが出力する応答信号の理論値を読み取る信号読取回路と、この信号読取回路に読み取りのタイミングを与えるストローブパルス供給経路と、このストローブパルスの印加タイミングを調整するための可変遅延素子と、この可変遅延素子の遅延時間を設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリにストローブパルス供給経路の信号伝搬時間を予め規定した設定値に合わせ込むためにレジスタに設定する遅延補正データを記憶させた構成のタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００１８】
この発明の請求項３では請求項１及び請求項２に記載のピンカードの双方の構成を装備し、不揮発メモリに試験パターン供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データと、ストローブパルス供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データの双方を記憶させた構成としたタイミング保持機能を搭載したＩＣ試験装置を提案するものである。
【００１９】
この発明の請求項４では請求項１に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子に試験パターン信号を与える複数の試験パターン供給経路と、これら複数の試験パターン供給経路に対応して設けた不揮発メモリとを搭載し、各試験パターン供給経路の遅延時間を補正する遅延補正データをそれぞれ不揮発メモリに記憶して用意した構成としたタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００２０】
この発明の請求項５では請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子から出力される応答信号を取り込む信号読取回路と、この信号読み取り回路にストローブパルスを供給する複数のストローブパルス供給経路と、各ストローブパルス供給経路に対応して設けた不揮発メモリとを搭載し、各不揮発メモリに上記各ストローブパルス供給経路の遅延時間を規定値に補正するための遅延補正データを記憶した構成としたタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００２１】
この発明の請求項６では請求項４と５の双方の構成を１枚のピンカードに搭載して構成したタイミング保持機能を搭載したＩＣ試験装置を提案する。
この発明の請求項７では請求項１、２、３、４、５、６に記載したタイミング保持機能を搭載したＩＣ試験装置の何れかにおいて、
ＩＣ試験装置の動作を制御する制御器は試験開始の初期設定時に各ピンカードに設けた不揮発メモリからそれぞれのピンカードに設けたレジスタに遅延補正データを転送する転送命令を出力し、その転送命令によって試験パターン供給経路又はストローブパルス供給経路の信号伝搬時間を予め規定した設定値に校正する構成としたＩＣ試験装置を提案する。
【００２２】
【作用】
この発明によるタイミング保持機能を搭載したＩＣ試験装置によればピンカードの組立が完了した時点で各ピンカードに搭載した試験パターン供給経路又はストローブパルス供給経路の各信号伝搬時間をピンカード単体の状態で計測し、その信号伝搬時間が予め規定した値に合わせ込むために可変遅延素子に設定する遅延補正データを求め、この遅延補正データを不揮発メモリに記憶させるから、どのピンカードに交換しても、不揮発メモリに記憶させた遅延補正データを利用することにより遅延時間の計測を行うことなく直ちに試験を開始させることができる。
【００２３】
つまり、ピンカードを交換する毎に各ピンカードに搭載した試験パターン供給経路及びストローブパルス供給経路の信号伝搬遅延時間を計測しなくて済むため、試験を中断している時間を大幅に短縮できる大きな利点が得られる。
更にこの発明によるＩＣ試験装置によれば起動時に必ず不揮発メモリに記憶した遅延補正データを初期設定するから交換前のピンカードの遅延補正データを利用して動作してしまう誤動作が発生する恐れは全く無い。従って信頼性の高いＩＣ試験装置を提供することができる利点が得られる。
【００２４】
【発明の実施の形態】
図１にこの発明に用いるピンカードと、このピンカードを装着して被試験ＩＣを試験するＩＣ試験装置の一実施例を示す。図１に示す実施例では各ピンカードＰＣＡＤに試験パターン供給経路のみを搭載したピンカードにこの発明を適用した場合を示す。
【００２５】
つまり、波形生成部１４と、可変遅延素子ＤＹ１と、ドライバ１６とによって試験パターン供給経路を構成し、ドライバ１６から被試験ＩＣ１９に試験パターン信号が供給される。
この発明では各ピンカードＰＣＡＤに不揮発メモリ２４を設け、この不揮発メモリ２４に可変遅延素子ＤＹ１に設定する遅延補正データを記憶させる。不揮発メモリ２４は例えばフラッシュメモリ等と呼ばれ、電源電圧を断にしても記憶を維持する機能を具備したメモリを用いることができ、ピンカードＰＣＡＤの単体の状態で波形生成部１４の出力端子からピンカードＰＣＡＤの出力端子ＴＯＵまでの間の信号伝搬遅延時間を計測する。この計測には例えばオシロスコープ（特に図示しない）を用いることができる。計測条件としては可変遅延素子ＤＹ１の遅延時間をゼロに設定した状態において計測するものとする。
【００２６】
この計測結果が例えば９ＰＳ（ピコ秒）であったとする。更に予め規定した遅延時間が例えば１５ＰＳであったとすると、可変遅延素子ＤＹ１に６ＰＳの遅延時間を与えればよいことになる。従って、不揮発メモリ２４に６ＰＳの遅延時間を与えるための遅延補正データを記憶させればよい。
どのピンカードＰＣＡＤであっても、不揮発メモリ２４に記憶した遅延補正データを各ピンカードＰＣＡＤのレジスタＲＧ１に設定すれば各ピンカードＰＣＡＤの試験パターン供給経路の規定した伝搬遅延時間は、例えば１５ＰＳに揃えられる。
【００２７】
従って、この発明によるピンカードＰＣＡＤをＩＣ試験装置に装着した場合、制御器１１は試験開始時の初期設定動作において、各ピンカードＰＣＡＤに不揮発メモリ２４に記憶している遅延補正データをレジスタＲＧ１に転送し、設定する転送命令を送達することにより、各ピンカードＰＣＡＤに搭載している試験パターン供給経路の伝搬遅延時間の校正は終了する。
【００２８】
この結果、仮に試験中にピンカードが不良になっても、その不良になったピンカードを交換し、その交換したピンカードに遅延補正データの転送命令を送達すればピンカードの遅延時間の校正が完了するから、短時間の内に故障状態から復旧させることができる利点が得られる。
図２はこの発明の請求項２で提案したピンカードを用いたＩＣ試験装置の実施例を示す。つまり、請求項２では被試験ＩＣ１９の出力端子用のピンカードにこの発明を適用した構成を請求するものである。従ってこの実施例ではアナログ比較器１７の出力側に設けた信号読取回路ＤＦにストローブパルスＳＴＢを印加するストローブパルス供給経路の遅延時間を計測し、その計測した遅延時間と規定した遅延時間との差を求めその差の値を遅延補正データとして不揮発メモリ２４に記憶させる。
【００２９】
制御器１１は試験開始時に初期化動作として、各ピンカードＰＣＡＤに遅延補正データの転送命令を送達することにより、不揮発メモリ２４に記憶した遅延補正データをレジスタＲＧ２に転送するから、この転送により可変遅延素子ＤＹ２の遅延時間が規定の遅延時間との差の遅延時間に設定され、各ピンカードＰＣＡＤ上のストローブ供給経路の遅延時間は規定の遅延時間に揃えられる。
【００３０】
従って、図１に示した実施例と同様にピンカードＰＣＡＤを交換しても、単にその交換したピンカードに遅延補正データの転送命令を送達するだけで校正作業は終了し、短い時間で試験を開始することができる利点が得られる。
図３はこの発明の請求項３で提案したピンカードの実施例を示す。この実施例ではピンカードＰＣＡＤに試験パターン供給経路とストローブパルス供給経路との双方を搭載したピンカードにこの発明を適用した場合を示す。
【００３１】
従って、この実施例では不揮発メモリ２４Ａと２４Ｂとを設け、これらの不揮発メモリ２４Ａと２４Ｂに試験パターン供給経路の遅延時間を補正する遅延補正データとストローブパルス供給経路の遅延時間を補正する遅延補正データとを記憶させ、初期設定時にこれらの不揮発メモリ２４Ａ、２４Ｂに記憶した遅延補正データをレジスタＲＧ１とＲＧ２に転送して各可変遅延素子ＤＹ１とＤＹ２の遅延時間を設定する。
【００３２】
尚、図３に示した実施例において、不揮発メモリを２４Ａと２４Ｂの別個のメモリとして示したが現実には同一の例えばフラッシュメモリによって構成し、フラッシュメモリの異なるアドレスに試験パターン供給経路の遅延補正データとストローブパルス供給経路の遅延補正データを記憶するように構成される。
また、上述では不揮発メモリ２４に遅延補正データのみを記憶させるものとして説明したが、不揮発メモリには遅延補正データだけに限らず、ピンカードに係わる他の補正データを記憶し、始動時にこの補正データを制御器１１が読み取って各部の初期設定を実行するように構成することもできる。
【００３３】
また、図１乃至３に示した実施例では１枚のピンカードＰＣＡＤに被試験ＩＣ１９の一つの端子に試験パターン信号を与える試験パターン供給経路とストローブパルス供給経路とを設けた例を示したが、現実には１枚のピンカードに複数のチャンネルの試験パターン供給経路及びストローブパルス供給経路を搭載する例が多く見られ、これらの構成もこの発明の権利範囲に含まれるものとする。
【００３４】
また、図１に示した例では試験パターン供給経路を搭載したピンカードのみでＩＣ試験装置を構成した場合を示し、また図２ではストローブパルス供給経路を搭載したピンカードのみでＩＣ試験装置を構成したものとして説明したが、現実にはそのようなＩＣ試験装置は存在するものではなく、図１に示したピンカードと、図２に示したピンカードと、図３で示したピンカードが混在して、ＩＣ試験装置が構成されることは容易に理解できよう。
【００３５】
【発明の効果】
以上説明したように、この発明によれば各ピンカードＰＣＡＤに予め遅延補正データを記憶させて用意しておくから、ピンカードＰＣＡＤを交換する毎に、各ピンカードＰＣＡＤの試験パターン供給経路及びストローブパルス供給経路の遅延時間を計測し、遅延補正データを取得する作業を行う必要が無い。
【００３６】
従って、仮に試験中にピンカードを交換しなければならない故障が発生しても、正常なピンカードに交換すれば直ちに再起動させることができ、試験を中断する時間を大幅に短縮することができ、スループットの向上を達することができる利点が得られる。
また、再起動した場合に以前のピンカードの遅延補正データが誤まって設定されてしまう事故が起きる恐れも全く無いから、信頼性の高いＩＣ試験装置を提供することができる利点も得られる。
【図面の簡単な説明】
【図１】この発明の請求項１に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図３】この発明の請求項３に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図４】ＩＣ試験装置の全体の概要を説明するためのブロック図。
【図５】従来のピンカードの構成を説明するためのブロック図。
【図６】従来のピンカードの他の例を説明するためのブロック図。
【図７】従来のピンカードの更に他の例を説明するためのブロック図。
【符号の説明】
１１ 制御器
１２ パターン発生器
１３ タイミング発生器
１４ 波形生成部
１６ ドライバ
１７ アナログ比較器
１９ 被試験ＩＣ
ＰＣＡＤ ピンカード
ＤＹ１、ＤＹ２ 可変遅延素子
ＲＧ１、ＲＧ２ レジスタ
ＤＦ 信号読取回路
２４ 不揮発メモリ
【発明の属する技術分野】
この発明はタイミング保持機能を搭載したＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４にＩＣ試験装置の概略の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳはＩＣ試験装置ＴＥＳの全体を制御する制御器１１と、パターン発生器１２、タイミング発生器１３、波形生成部１４、論理比較器１５、ドライバ１６、アナログ比較器１７、不良解析メモリ１８、論理振幅基準電圧源２１、比較基準電圧源２２、ディバイス電源２３等により構成される。
【０００３】
制御器１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１２とタイミング発生器１３を制御し、パターン発生器１２から試験パターンデータを発生させ、この試験パターンデータを波形生成部１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に電圧増幅するドライバ１６を通じて被試験ＩＣ１９に印加する。
【０００４】
被試験ＩＣ１９から出力される応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパターン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１３は被試験ＩＣ１９に与える試験パターン信号の波形の立ち上がりのタイミング及び立ち下りのタイミングを規定するタイミングと、論理比較器１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
これらの各タイミングは利用者が作製した試験プログラムに記載され、利用者が意図したタイミングで被試験ＩＣ１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
【０００６】
波形生成部１４とドライバ１６及びアナログ比較器１７は被試験ＩＣ１９の各端子毎にピンカードと呼ばれている基板に搭載され、故障時は交換が可能な状態に作られている。
図５にその様子を示す。ＰＣＡＤはそのピンカードを示す。図５では２つの端子分のピンカードを示すが、現実には被試験ＩＣ１９の端子数に相当する数のピンカードが設けられる。図５では波形生成部１４とドライバ１６によって構成される試験パターン供給経路を搭載したピンカードを示す。この形式のピンカードＰＣＡＤは被試験ＩＣ１９の入力端子に接続されて利用される。また、図６に示すようにアナログ比較器１７を搭載した出力端子用のピンカード及び図７に示すドライバ１６とアナログ比較器１７を搭載した入力出力兼用のピンカードも存在する。
【０００７】
図６と図７に関しては後に説明することにするが、図５に示すピンカードＰＣＡＤは可変遅延素子ＤＹ１が設けられ、この可変遅延素子ＤＹ１に各ピンカードＰＣＡＤ毎に固有の遅延時間を設定し、波形生成部１４から出力した試験パターン信号が被試験ＩＣ１９の各端子に同一位相で印加されるように調整する。この調整を一般にスキュー調整と呼んでいる。
【０００８】
スキュー調整の方法には各種存在するが、その一例としては複数のピンカードＰＣＡＤの中から基準タイミングとなる基準ピンカードを定め、この基準ピンカードから出力される信号と校正しようとしているピンカードから出力される信号の位相差を求め、この位相差がゼロになる可変遅延素子ＤＹ１の遅延時間を求め、この遅延時間を遅延補正データＰ１、Ｐ２・・・として制御器１１の遅延補正データ記憶部１１Ａに取り込んで記憶する。検査開始時にはこの遅延補正データＰ１、Ｐ２・・・を各ピンカードＰＣＡＤに設けたレジスタＲＧ１に転送し、各可変遅延素子ＤＹ１の遅延時間を設定して検査を開始する。
【０００９】
図６はピンカードＰＣＡＤにアナログ比較器１７と、可変遅延素子ＤＹ２と、レジスタＲＧ２とを搭載した形式のピンカードを示す。アナログ比較器１７の後段には例えばＤ型フリップフロップによって構成した信号読み取り回路ＤＦが設けられ、この信号読取回路ＤＦにストローブパルスＳＴＢを印加してアナログ比較器１７が出力している論理値を読み込む。つまり、この場合には出力ピン用のピンカードの構成例を示す。
【００１０】
この形式のピンカードの場合も、ストローブパルス供給経路に可変遅延素子ＤＹ２を設け、この可変遅延素子ＤＹ２の遅延時間を調整して信号読取回路ＤＦに印加されるストローブパルスＳＴＢの印加タイミングが基準タイミングに一致するように調整される。可変遅延素子ＤＹ２に設定する遅延時間は各ピンカードＰＣＡＤ毎に特異な値を持つため、その遅延補正データをそれぞれ制御器１１に記憶させ、試験の開始毎に各ピンカードＰＣＡＤ毎に遅延補正データを各ピンカードＰＣＡＤに設けたレジスタＲＧ２に転送し、レジスタＲＧ２に設定した遅延補正データにより可変遅延素子ＤＹ２の遅延時間を補正してストローブパルスＳＴＢの印加タイミングを揃えるようにしている。
【００１１】
図７はドライバ１６とアナログ比較器１７の双方を搭載した形式のピンカードを示す。一般にはこの形式のピンカードが最も多く用いられている。この形式のピンカードＰＣＡＤにはレジスタＲＧ１とＲＧ２が設けられ、これら２つのレジスタＲＧ１とＲＧ２に試験パターン供給経路の遅延補正データと、ストローブパルス供給経路の遅延補正データを設定し、試験パターン供給経路と、ストローブパルス供給経路の各タイミング合わせを行う構成とされる。
【００１２】
上述した遅延補正データは各ピンカードＰＣＡＤをＩＣ試験装置に装着し、ＩＣ試験装置を実動させて各ピンカード毎に試験パターン信号の伝搬遅延時間を計測し、その計測結果を制御器１１に設けた例えばハードディスクのような遅延補正データ記憶部１１Ａに格納する。
試験開始時には制御器１１は遅延補正データ記憶部に格納した遅延補正データを各ピンカードＰＣＡＤに設けたレジスタＲＧ１又はＲＧ２に転送し、各ピンカードＰＣＡＤの信号伝搬遅延時間を構成して試験を開始する。
【００１３】
【発明が解決しようとする課題】
上述したように、従来は遅延補正データを制御器１１が保持し、試験開始時に各ピンカードＰＣＡＤに設けたレジスタＲＧ１又はＲＧ２に遅延補正データを転送して各可変遅延素子ＤＹ１又はＤＹ２の遅延時間を設定する構成とされているから、仮に試験中にピンカードＰＣＡＤが不良となりこれを交換したとすると、その交換したピンカードＰＣＡＤは遅延補正データを新たに計測し直さなくてはならない。このために遅延補正データの計測に時間がかかり、試験を中断している時間が長くなる欠点がある。
【００１４】
つまり、ＩＣ試験装置は高価であるため、高価な装置を長時間停止させると、試験装置の運用効率が下がり、試験に要するコストが高くなる欠点が生じる。
また、他の欠点としてはピンカードＰＣＡＤを交換しただけで、試験を再開させてしまう恐れが有り、この場合には交換したピンカードＰＣＡＤの遅延補正データでない遅延補正データで遅延時間が設定されてしまうため、誤った試験結果が発生し、信頼性の面で問題がある。
【００１５】
この発明の第１の目的はボードを交換しても試験再開までの時間を短くすることができるタイミング保持機能を搭載して構成したＩＣ試験装置を提供しようとするものである。
この発明の第２の目的はピンカードを交換した場合、以前のピンカードの遅延補正データを誤って使用することのないタイミング保持機能を搭載したＩＣ試験装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
この発明の請求項１では被試験ＩＣの各端子毎に設けられ、試験パターン信号を被試験ＩＣに供給する試験パターン供給経路と、この試験パターン供給経路の信号伝搬遅延時間を調整するための可変遅延素子と、この可変遅延素子の遅延時間を設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリに試験パタ−ン供給経路の信号伝搬遅延時間を予め規定した設定値に合わせ込むためにレジスタに設定する遅延補正データを記憶させた構成のピンカードを装備したタイミング保持機能を搭載したＩＣ試験装置を提案するものである。
【００１７】
この発明の請求項２では被試験ＩＣの各端子毎に設けられ、被試験ＩＣが出力する応答信号の理論値を読み取る信号読取回路と、この信号読取回路に読み取りのタイミングを与えるストローブパルス供給経路と、このストローブパルスの印加タイミングを調整するための可変遅延素子と、この可変遅延素子の遅延時間を設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリにストローブパルス供給経路の信号伝搬時間を予め規定した設定値に合わせ込むためにレジスタに設定する遅延補正データを記憶させた構成のタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００１８】
この発明の請求項３では請求項１及び請求項２に記載のピンカードの双方の構成を装備し、不揮発メモリに試験パターン供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データと、ストローブパルス供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データの双方を記憶させた構成としたタイミング保持機能を搭載したＩＣ試験装置を提案するものである。
【００１９】
この発明の請求項４では請求項１に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子に試験パターン信号を与える複数の試験パターン供給経路と、これら複数の試験パターン供給経路に対応して設けた不揮発メモリとを搭載し、各試験パターン供給経路の遅延時間を補正する遅延補正データをそれぞれ不揮発メモリに記憶して用意した構成としたタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００２０】
この発明の請求項５では請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子から出力される応答信号を取り込む信号読取回路と、この信号読み取り回路にストローブパルスを供給する複数のストローブパルス供給経路と、各ストローブパルス供給経路に対応して設けた不揮発メモリとを搭載し、各不揮発メモリに上記各ストローブパルス供給経路の遅延時間を規定値に補正するための遅延補正データを記憶した構成としたタイミング保持機能を搭載したＩＣ試験装置を提案する。
【００２１】
この発明の請求項６では請求項４と５の双方の構成を１枚のピンカードに搭載して構成したタイミング保持機能を搭載したＩＣ試験装置を提案する。
この発明の請求項７では請求項１、２、３、４、５、６に記載したタイミング保持機能を搭載したＩＣ試験装置の何れかにおいて、
ＩＣ試験装置の動作を制御する制御器は試験開始の初期設定時に各ピンカードに設けた不揮発メモリからそれぞれのピンカードに設けたレジスタに遅延補正データを転送する転送命令を出力し、その転送命令によって試験パターン供給経路又はストローブパルス供給経路の信号伝搬時間を予め規定した設定値に校正する構成としたＩＣ試験装置を提案する。
【００２２】
【作用】
この発明によるタイミング保持機能を搭載したＩＣ試験装置によればピンカードの組立が完了した時点で各ピンカードに搭載した試験パターン供給経路又はストローブパルス供給経路の各信号伝搬時間をピンカード単体の状態で計測し、その信号伝搬時間が予め規定した値に合わせ込むために可変遅延素子に設定する遅延補正データを求め、この遅延補正データを不揮発メモリに記憶させるから、どのピンカードに交換しても、不揮発メモリに記憶させた遅延補正データを利用することにより遅延時間の計測を行うことなく直ちに試験を開始させることができる。
【００２３】
つまり、ピンカードを交換する毎に各ピンカードに搭載した試験パターン供給経路及びストローブパルス供給経路の信号伝搬遅延時間を計測しなくて済むため、試験を中断している時間を大幅に短縮できる大きな利点が得られる。
更にこの発明によるＩＣ試験装置によれば起動時に必ず不揮発メモリに記憶した遅延補正データを初期設定するから交換前のピンカードの遅延補正データを利用して動作してしまう誤動作が発生する恐れは全く無い。従って信頼性の高いＩＣ試験装置を提供することができる利点が得られる。
【００２４】
【発明の実施の形態】
図１にこの発明に用いるピンカードと、このピンカードを装着して被試験ＩＣを試験するＩＣ試験装置の一実施例を示す。図１に示す実施例では各ピンカードＰＣＡＤに試験パターン供給経路のみを搭載したピンカードにこの発明を適用した場合を示す。
【００２５】
つまり、波形生成部１４と、可変遅延素子ＤＹ１と、ドライバ１６とによって試験パターン供給経路を構成し、ドライバ１６から被試験ＩＣ１９に試験パターン信号が供給される。
この発明では各ピンカードＰＣＡＤに不揮発メモリ２４を設け、この不揮発メモリ２４に可変遅延素子ＤＹ１に設定する遅延補正データを記憶させる。不揮発メモリ２４は例えばフラッシュメモリ等と呼ばれ、電源電圧を断にしても記憶を維持する機能を具備したメモリを用いることができ、ピンカードＰＣＡＤの単体の状態で波形生成部１４の出力端子からピンカードＰＣＡＤの出力端子ＴＯＵまでの間の信号伝搬遅延時間を計測する。この計測には例えばオシロスコープ（特に図示しない）を用いることができる。計測条件としては可変遅延素子ＤＹ１の遅延時間をゼロに設定した状態において計測するものとする。
【００２６】
この計測結果が例えば９ＰＳ（ピコ秒）であったとする。更に予め規定した遅延時間が例えば１５ＰＳであったとすると、可変遅延素子ＤＹ１に６ＰＳの遅延時間を与えればよいことになる。従って、不揮発メモリ２４に６ＰＳの遅延時間を与えるための遅延補正データを記憶させればよい。
どのピンカードＰＣＡＤであっても、不揮発メモリ２４に記憶した遅延補正データを各ピンカードＰＣＡＤのレジスタＲＧ１に設定すれば各ピンカードＰＣＡＤの試験パターン供給経路の規定した伝搬遅延時間は、例えば１５ＰＳに揃えられる。
【００２７】
従って、この発明によるピンカードＰＣＡＤをＩＣ試験装置に装着した場合、制御器１１は試験開始時の初期設定動作において、各ピンカードＰＣＡＤに不揮発メモリ２４に記憶している遅延補正データをレジスタＲＧ１に転送し、設定する転送命令を送達することにより、各ピンカードＰＣＡＤに搭載している試験パターン供給経路の伝搬遅延時間の校正は終了する。
【００２８】
この結果、仮に試験中にピンカードが不良になっても、その不良になったピンカードを交換し、その交換したピンカードに遅延補正データの転送命令を送達すればピンカードの遅延時間の校正が完了するから、短時間の内に故障状態から復旧させることができる利点が得られる。
図２はこの発明の請求項２で提案したピンカードを用いたＩＣ試験装置の実施例を示す。つまり、請求項２では被試験ＩＣ１９の出力端子用のピンカードにこの発明を適用した構成を請求するものである。従ってこの実施例ではアナログ比較器１７の出力側に設けた信号読取回路ＤＦにストローブパルスＳＴＢを印加するストローブパルス供給経路の遅延時間を計測し、その計測した遅延時間と規定した遅延時間との差を求めその差の値を遅延補正データとして不揮発メモリ２４に記憶させる。
【００２９】
制御器１１は試験開始時に初期化動作として、各ピンカードＰＣＡＤに遅延補正データの転送命令を送達することにより、不揮発メモリ２４に記憶した遅延補正データをレジスタＲＧ２に転送するから、この転送により可変遅延素子ＤＹ２の遅延時間が規定の遅延時間との差の遅延時間に設定され、各ピンカードＰＣＡＤ上のストローブ供給経路の遅延時間は規定の遅延時間に揃えられる。
【００３０】
従って、図１に示した実施例と同様にピンカードＰＣＡＤを交換しても、単にその交換したピンカードに遅延補正データの転送命令を送達するだけで校正作業は終了し、短い時間で試験を開始することができる利点が得られる。
図３はこの発明の請求項３で提案したピンカードの実施例を示す。この実施例ではピンカードＰＣＡＤに試験パターン供給経路とストローブパルス供給経路との双方を搭載したピンカードにこの発明を適用した場合を示す。
【００３１】
従って、この実施例では不揮発メモリ２４Ａと２４Ｂとを設け、これらの不揮発メモリ２４Ａと２４Ｂに試験パターン供給経路の遅延時間を補正する遅延補正データとストローブパルス供給経路の遅延時間を補正する遅延補正データとを記憶させ、初期設定時にこれらの不揮発メモリ２４Ａ、２４Ｂに記憶した遅延補正データをレジスタＲＧ１とＲＧ２に転送して各可変遅延素子ＤＹ１とＤＹ２の遅延時間を設定する。
【００３２】
尚、図３に示した実施例において、不揮発メモリを２４Ａと２４Ｂの別個のメモリとして示したが現実には同一の例えばフラッシュメモリによって構成し、フラッシュメモリの異なるアドレスに試験パターン供給経路の遅延補正データとストローブパルス供給経路の遅延補正データを記憶するように構成される。
また、上述では不揮発メモリ２４に遅延補正データのみを記憶させるものとして説明したが、不揮発メモリには遅延補正データだけに限らず、ピンカードに係わる他の補正データを記憶し、始動時にこの補正データを制御器１１が読み取って各部の初期設定を実行するように構成することもできる。
【００３３】
また、図１乃至３に示した実施例では１枚のピンカードＰＣＡＤに被試験ＩＣ１９の一つの端子に試験パターン信号を与える試験パターン供給経路とストローブパルス供給経路とを設けた例を示したが、現実には１枚のピンカードに複数のチャンネルの試験パターン供給経路及びストローブパルス供給経路を搭載する例が多く見られ、これらの構成もこの発明の権利範囲に含まれるものとする。
【００３４】
また、図１に示した例では試験パターン供給経路を搭載したピンカードのみでＩＣ試験装置を構成した場合を示し、また図２ではストローブパルス供給経路を搭載したピンカードのみでＩＣ試験装置を構成したものとして説明したが、現実にはそのようなＩＣ試験装置は存在するものではなく、図１に示したピンカードと、図２に示したピンカードと、図３で示したピンカードが混在して、ＩＣ試験装置が構成されることは容易に理解できよう。
【００３５】
【発明の効果】
以上説明したように、この発明によれば各ピンカードＰＣＡＤに予め遅延補正データを記憶させて用意しておくから、ピンカードＰＣＡＤを交換する毎に、各ピンカードＰＣＡＤの試験パターン供給経路及びストローブパルス供給経路の遅延時間を計測し、遅延補正データを取得する作業を行う必要が無い。
【００３６】
従って、仮に試験中にピンカードを交換しなければならない故障が発生しても、正常なピンカードに交換すれば直ちに再起動させることができ、試験を中断する時間を大幅に短縮することができ、スループットの向上を達することができる利点が得られる。
また、再起動した場合に以前のピンカードの遅延補正データが誤まって設定されてしまう事故が起きる恐れも全く無いから、信頼性の高いＩＣ試験装置を提供することができる利点も得られる。
【図面の簡単な説明】
【図１】この発明の請求項１に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図３】この発明の請求項３に記載のタイミング保持機能を搭載したＩＣ試験装置の一実施例を説明するためのブロック図。
【図４】ＩＣ試験装置の全体の概要を説明するためのブロック図。
【図５】従来のピンカードの構成を説明するためのブロック図。
【図６】従来のピンカードの他の例を説明するためのブロック図。
【図７】従来のピンカードの更に他の例を説明するためのブロック図。
【符号の説明】
１１ 制御器
１２ パターン発生器
１３ タイミング発生器
１４ 波形生成部
１６ ドライバ
１７ アナログ比較器
１９ 被試験ＩＣ
ＰＣＡＤ ピンカード
ＤＹ１、ＤＹ２ 可変遅延素子
ＲＧ１、ＲＧ２ レジスタ
ＤＦ 信号読取回路
２４ 不揮発メモリ
Claims (7)
- 試験パターン信号を被試験ＩＣに供給する試験パターン供給経路と、この試験パターン供給経路の信号伝搬遅延時間を調整するための可変遅延素子と、この可変遅延素子の遅延時間を直接設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリに上記試験パターン供給経路の信号伝搬遅延時間を予め規定した設定値に合わせ込むための遅延補正データを記憶させ、上記記憶した遅延補正データを直接上記レジスタに設定させる構成としたことを特徴とするタイミング保持機能を搭載したＩＣ試験装置。 - 被試験ＩＣの各端子毎に設けられ、被試験ＩＣが出力する応答出力信号の理論値を読み取る信号読取回路と、この信号読取回路に読み取りのタイミングを与えるストローブパルス供給経路と、このストローブパルスの印加タイミングを調整するための可変遅延素子と、この可変遅延素子の遅延時間を設定するレジスタとによって構成されるピンカードを搭載したＩＣ試験装置において、
各ピンカードに不揮発メモリを実装し、この不揮発メモリに上記ストローブパルス供給経路の信号伝搬時間を予め規定した設定値に合わせ込むために上記レジスタに設定する遅延補正データを記憶させた構成としたことを特徴とするタイミング保持機能を搭載したＩＣ試験装置。 - 請求項１及び請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置の双方の構成を装備し、上記不揮発メモリに試験パターン供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データと、ストローブパルス供給経路の信号伝搬遅延時間を設定値に合わせ込むための遅延補正データの双方を記憶させた構成としたことを特徴とするタイミング保持機能を搭載したＩＣ試験装置。
- 請求項１に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子に試験パターン信号を与える複数の試験パターン供給経路と、これら複数の試験パターン供給経路に対応して設けた不揮発メモリとを搭載し、各試験パターン供給経路の遅延時間を補正する遅延補正データをそれぞれ不揮発メモリに記憶して用意した構成としたことを特徴とするタイミング保持機能を搭載したＩＣ試験装置。
- 請求項２に記載のタイミング保持機能を搭載したＩＣ試験装置において、１枚のピンカードに上記被試験ＩＣの複数の端子から出力される応答信号を取り込む信号読取回路と、この信号読み取り回路にストローブパルスを供給する複数のストローブパルス供給経路と、各ストローブパルス供給経路に対応して設けた不揮発メモリとを搭載し、各不揮発メモリに上記各ストローブパルス供給経路の遅延時間を規定値に補正するための遅延補正データを記憶した構成としたことを特徴とするタイミング保持機能を搭載したＩＣ試験装置。
- 請求項４と５の双方の構成を１枚のピンカードに搭載して構成したタイミング保持機能を搭載したＩＣ試験装置。
- 請求項１、２、３、４、５、６に記載したタイミング保持機能を搭載したＩＣ試験装置の何れかにおいて、
ＩＣ試験装置の動作を制御する制御器は試験開始の初期設定時に上記各ピンカードに設けた不揮発メモリからそれぞれのピンカードに設けたレジスタに遅延補正データを転送する転送命令を出力し、その転送命令によって試験パターン供給経路又はストローブパルス供給経路の信号伝搬時間を設定値に校正することを特徴とするタイミング保持機能を搭載したＩＣ試験装置。
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