JP4138163B2 - Lsi試験装置およびそのタイミングキャリブレーション方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSI試験装置およびそのタイミングキャリブレーション方法に係り、特に、タイミングキャリブレーションを短時間で終了させる機能を有するLSI試験装置、およびLSI試験装置のタイミングキャリブレーションを短時間で終了させることのできるタイミングキャリブレーション方法に関する。
【0002】
【従来の技術】
図12は、従来のLSI試験装置のタイミングキャリブレーション方法を説明するためのブロック図を示す。従来のLSI試験装置20は検査対象とされるLSIの各ピン(第1ピン〜第Nピン)に接続される複数の入出力端子22を備えている。LSI試験装置20は、検査対象であるLSIに対してそれらの入出力端子22からクロック信号やアドレス信号などを供給して所望の試験を行う。
【0003】
LSI試験装置20は、コントローラ24および基準信号発生部26を備えている。基準信号発生部26には、入出力端子22のそれぞれに対応して設けられている波形形成・タイミング発生回路28が接続されている。波形形成・タイミング発生回路28には、入出力端子22から出力される信号の値を変化させるタイミングや、入出力端子22に入力される信号の値を判定するタイミングなどを発生する回路と、出力信号の波形を決める回路とが含まれている。
【0004】
波形形成・タイミング発生回路28には、スキュー回路30を介してピンドライバ32が接続されている。スキュー回路30は、波形形成・タイミング発生回路28が生成するパルス信号を、所定の遅延の後にピンドライバ32に供給する。ピンドライバ32は、そのパルス信号を適当に増幅して入出力端子22に供給する。
【0005】
入出力端子22には、リレー34およびピンコンパレータ36を介して判定回路38が接続されている。判定回路38には、スキュー回路40を介して波形形成・タイミング発生回路28が接続されている。スキュー回路40は、波形形成・タイミング発生回路28から発せられるタイミング信号を所定の遅延の後に判定回路38に供給する。判定回路38は、そのタイミング信号の受信タイミングに基づいて入出力端子22に入力された信号の値を判定する。
【0006】
LSI試験装置によって高精度な試験を行うためには、個々の入出力端子22から出力される信号が、ばらつき無く互いに同期していること、および、個々の入出力端子22に入力される信号が、ばらつき無く適当なタイミングで判定されることが必要である。このため、LSI試験装置の精度を維持するためには、それらのタイミングを校正するためのタイミングキャリブレーションを適宜実行することが必要である。
【0007】
従来のLSI試験装置において、タイミングキャリブレーションは、図12に示すようにLSI試験装置にスキューボード100を接続した状態で行われる。スキューボード100は、ハードウェアで構成されるリレーマトリクス102を備えている。リレーマトリクス102は、LSI試験装置20が備える複数の入出力端子22のそれぞれに対応するリレーを備えている。リレーマトリクス102は、切換リレー104を介して標準回路106に接続されており、複数の入出力端子22の一つが選択的に切換リレー104と導通するように動作する。
【0008】
標準回路106は、標準ドライバ108と標準コンパレータ110とを備えている。切換リレー104は、リレーマトリクス102を標準ドライバ108および標準コンパレータ110の何れか1方に選択的に接続させることができる。標準ドライバ108および標準コンパレータ110は、LSI試験装置20の基準信号発生部26によって発せられる基準信号CLKと同期して動作することができる。
【0009】
より具体的には、標準ドライバ108は、切換リレー104およびリレーマトリクス102を介して特定の入出力端子22に接続されている場合に、その入出力端子22に対して、基準信号CLKと同期した標準信号を供給することができる。また、標準コンパレータ110は、切換リレー104およびリレーマトリクス102を介して特定の入出力端子22に接続されている場合に、その入出力端子22から出力される信号の値を、基準信号CLKと同期したタイミングで判定することができる。
【0010】
従来のLSI試験装置のタイミングキャリブレーションは、スキューボード100の標準回路106を1端子毎に入出力端子22に接続させることにより行われる。1つの入出力端子22が標準回路106に接続された状態では、複数の入出力端子22から出力される信号のタイミングを合わせる処理と、個々の入出力端子22に対する入力信号の判定タイミングを合わせる処理とが実行される。以下、特定の入出力端子22(例えば第1端子)が標準回路106に接続されている場合、すなわち、リレーマトリクス102によって特定の入出力端子22と切換リレー104とが接続されている場合について説明する。
【0011】
出力信号のタイミングを合わせる処理は、切換リレー104を標準コンパレータ110側に切り替えた状態で行われる。この場合、入出力端子22から出力される信号を標準コンパレータ110に供給することができる。標準コンパレータ110は、基準信号CLKと同期したタイミングでその出力信号の値を判定する。タイミングキャリブレーションでは、その判定結果に基づいて、出力信号の変化タイミングが標準タイミングとなるようにスキュー回路30の遅延時間が調整される。全ての入出力端子22について上記の処理が実行されると、出力信号の変化タイミングを全ての端子について一致させることができる。
【0012】
入力信号の判定タイミングを合わせる処理は、処理対象である入出力端子22に対応するリレー34をオン状態とし、かつ、切換リレー104を標準ドライバ108側に切り替えた状態で行われる。この場合、標準ドライバ108が基準信号CLKと同期して発生する標準信号を、入力信号としてピンコンパレータ36に供給することができる。判定回路38は、スキュー回路40を介して供給されるタイミング信号に基づいて入力信号の値を判定する。タイミングキャリブレーションでは、標準信号の値が適正に判定できるようにスキュー回路40の遅延時間が調整される。全ての入出力端子22について上記の処理が実行されると、入力信号の判定タイミングを全ての端子について合わせることができる。
【0013】
【発明が解決しようとする課題】
上述の如く、従来のタイミングキャリブレーションによれば、LSI試験装置20の全ての入出力端子22について出力信号の変化タイミング、および入力信号の判定タイミングを合わせることができる。しかしながら、従来のタイミングキャリブレーションは、スキューボード100の標準回路106を、全ての入出力端子22に順次接続させて処理を進めることが必要である。このため、そのタイミングキャリブレーションには、1ピンの処理に要する時間のN倍の時間が必要である。
【0014】
近年では、検査対象であるLSIの多ピン化に伴って、LSI試験装置20にも多数の入出力端子22が要求される。このため、従来のタイミングキャリブレーションよると、その処理に多大な時間を要するという問題が生ずる。また、スキューボード100のリレーマトリクス102には、LSI試験装置20の全入出力ピン数と等しいリレーが要求されるため、その入出力ピン数が増えると、スキューボード20の取り扱いが困難となるという問題も生ずる。
【0015】
LSI試験装置20のタイミングキャリブレーションは、装置の出荷段階や設置段階で行う必要があると共に、経時変化や環境変化に対応すべく適宜、例えば定期的に行う必要がある。タイミングキャリブレーションは、このように頻繁に行われるため、上述した多大な所用時間やスキューボード20の大型化は、作業効率上の問題となる。
【0016】
本発明は、上記のような課題を解決するためになされたもので、スキューボードを用いることなく短時間で簡易的なタイミングキャリブレーションを行うことのできるLSI試験装置を提供することを第1の目的とする。
また、本発明は、上記のような課題を解決するためになされたもので、スキューボードを用いることなく短時間で簡易的なタイミングキャリブレーションを行うためのタイミングキャリブレーション方法を提供することを第2の目的とする。
【0020】
【課題を解決するための手段】
請求項1記載の発明は、複数のピンを有するLSIの動作試験を行うためのLSI試験装置であって、
LSIが備える複数のピンのそれぞれに対応する複数の入出力端子と、
前記入出力端子のそれぞれに対応して設けられる複数の制御回路とを備え、
前記複数の制御回路のそれぞれは、
基準信号を受けて出力信号を生成する波形形成・タイミング発生回路と、
前記出力信号のタイミング調整を行うためのスキュー回路と、
前記スキュー回路を通過した出力信号が到達する入出力端子とは異なる他の特定入出力端子と、前記波形形成・タイミング発生回路の入力側とを接続する第1の信号帰還用経路と、
前記第1の信号帰還用経路に伝搬される信号に基づいて、前記スキュー回路の状態を記憶する状態検知ユニットと、
検査対象であるLSIの各ピンを前記複数の入出力端子のそれぞれに導通させる複数の信号経路を内蔵するパフォーマンスボードと、
前記波形形成・タイミング発生回路、前記スキュー回路、および前記第1の信号帰還用経路を含む経路に発振を生じさせる発振ユニットと、
前記状態検知ユニットの検知結果を記憶する情報記憶媒体と、を備え
前記パフォーマンスボードは、全ての入出力端子について、その入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とを導通させて、その入出力端子に対する第2の信号帰還用経路を形成することができ、
前記状態検知ユニットは、前記発振に伴って前記帰還経路に現れるパルスの数を計数するユニバーサルカウンタを備え、
前記情報記憶媒体は、前記ユニバーサルカウンタによる計数値を基礎とする簡易処理用基準データを記憶することを特徴とするものである。
【0022】
請求項2記載の発明は、請求項1記載のLSI試験装置であって、
前記パフォーマンスボードに搭載されるダミーICを備え、
前記入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とは、前記ダミーICの内部配線により導通されることを特徴とするものである。
【0024】
請求項3記載の発明は、請求項1又は2記載のLSI試験装置であって、
前記発振の発生中に前記ユニバーサルカウンタによって計数される値が、前記情報記憶媒体に記憶されている簡易処理用基準データと対応するように、前記スキュー回路の状態を調整する調整ユニットを備えることを特徴とするものである。
【0030】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【0031】
実施の形態1.
図1は、本発明の実施の形態1のLSI試験装置42の構造、およびLSI試験装置42を対象とするタイミングキャリブレーション方法を説明するためのブロック図を示す。本実施形態のLSI試験装置42は検査対象とされるLSIの各ピン(第1ピン〜第Nピン)に接続される複数の入出力端子22を備えている。LSI試験装置42は、検査対象であるLSIに対してそれらの入出力端子22からクロック信号やアドレス信号などを供給して所望の試験を行う。
【0032】
LSI試験装置42は、コントローラ24および基準信号発生部26を備えている。基準信号発生部26には、入出力端子22のそれぞれに対応して設けられている波形形成・タイミング発生回路28が接続されている。波形形成・タイミング発生回路28には、入出力端子22から出力される信号の値を変化させるタイミングや、入出力端子22に入力される信号の値を判定するタイミングなどを発生する回路と、出力信号の波形を決める回路とが含まれている。
【0033】
波形形成・タイミング発生回路28には、スキュー回路30を介してピンドライバ32が接続されている。スキュー回路30は、波形形成・タイミング発生回路28が生成するパルス信号を、所定の遅延の後にピンドライバ32に供給する。より具体的には、スキュー回路30には、波形形成・タイミング発生回路28から出力されるパルス信号の立ち上がりエッジの遅延時間を調整する回路と、そのパルス信号の立ち下がりエッジの遅延時間を調整する回路とが含まれている。ピンドライバ32は、スキュー回路30から伝搬されるパルス信号を適当に増幅して入出力端子22に供給する。
【0034】
入出力端子22には、リレー34およびピンコンパレータ36を介して判定回路38が接続されている。判定回路38には、スキュー回路40を介して波形形成・タイミング発生回路28が接続されている。スキュー回路40は、波形形成・タイミング発生回路28から発せられるタイミング信号を所定の遅延の後に判定回路38に供給する。判定回路38は、そのタイミング信号の受信タイミングに基づいて入出力端子22に入力された信号の値を判定する。
【0035】
本実施形態のLSI試験装置42において、ピンドライバ32の出力端子は、リレー44を介してループ制御回路46に接続されている。従って、リレー44が閉じている場合は、ピンドライバ32から出力される信号S1がループ制御回路46に供給される。
【0036】
ループ制御回路46には、波形成形・タイミング発生回路46と、ユニバーサルカウンター48とが接続されている。ループ制御回路46はピンドライバ32の出力信号S1を受けて、波形形成・タイミング発生回路28に信号S2を、また、ユニバーサルカウンタ48に信号S3を出力する回路である。ループ制御回路46は、後述の如く、S1と逆相の信号をS2とし、かつ、S1と同相の信号をS3とする動作モード(以下、「立ち上がりモード」と称す)と、S1と同相の信号をS2とし、かつ、S1と逆相の信号をS3とする動作モード(以下、「立ち下がりモード」と称す)とを実現する。
【0037】
本実施形態において、波形形成・タイミング発生回路28は、基準信号発生部26から出力される基準信号CLKの立ち下がりエッジ、またはループ制御回路46から出力される信号S2の立ち下がりエッジを受けて、次段のスキュー回路30にパルス長TPのパルス信号を伝送する。また、ユニバーサルカウンター48は、所定期間の間にループ制御回路46から出力される信号S3の立ち上がりエッジの数を計数することができる。
【0038】
コントローラ24には、ハードディスク等の情報記憶媒体が収納されている。ユニバーサルカウンタ48で計数される立ち上がりエッジの数は、入出力端子毎にその情報記憶媒体に格納することができる。
【0039】
LSI試験装置42によって高精度な試験を行うためには、個々の入出力端子22から出力される信号が、ばらつき無く互いに同期していること、および、個々の入出力端子22に入力される信号が、ばらつき無く適当なタイミングで判定されることが必要である。このため、LSI試験装置の精度を維持するためには、それらのタイミングを校正するためのタイミングキャリブレーションを適宜実行することが必要である。
【0040】
図2は、LSI試験装置42を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。最初のタイミングキャリブレーションでは、先ず、図1に示すようなスキューボード100を利用したタイミングキャリブレーションが行われる(ステップ200)。
【0041】
スキューボード100は、ハードウェアで構成されるリレーマトリクス102を備えている。リレーマトリクス102は、LSI試験装置42が備える複数の入出力端子22のそれぞれに対応するリレーを備えている。リレーマトリクス102は、切換リレー104を介して標準回路106に接続されており、複数の入出力端子22の一つが選択的に切換リレー104と導通するように動作する。
【0042】
標準回路106は、標準ドライバ108と標準コンパレータ110とを備えている。切換リレー104は、リレーマトリクス102を標準ドライバ108および標準コンパレータ110の何れか1方に選択的に接続させることができる。標準ドライバ108および標準コンパレータ110は、LSI試験装置42の基準信号発生部26によって発せられる基準信号CLKと同期して動作することができる。
【0043】
より具体的には、標準ドライバ108は、切換リレー104およびリレーマトリクス102を介して特定の入出力端子22に接続されている場合に、その入出力端子22に対して、基準信号CLKと同期した標準信号を供給することができる。また、標準コンパレータ110は、切換リレー104およびリレーマトリクス102を介して特定の入出力端子22に接続されている場合に、その入出力端子22から出力される信号の値を、基準信号CLKと同期したタイミングで判定することができる。
【0044】
スキューボード100を用いたタイミングキャリブレーションは、標準回路106を1端子毎に入出力端子22に接続させることにより行われる。1つの入出力端子22が標準回路106に接続された状態では、複数の入出力端子22から出力される信号のタイミングを合わせる処理と、個々の入出力端子22に対する入力信号の判定タイミングを合わせる処理とが実行される。以下、特定の入出力端子22(例えば第1端子)が標準回路106に接続されている場合、すなわち、リレーマトリクス102によって特定の入出力端子22と切換リレー104とが接続されている場合について説明する。
【0045】
出力信号のタイミングを合わせる処理は、切換リレー104を標準コンパレータ110側に切り替えた状態で行われる。この場合、入出力端子22から出力される信号を標準コンパレータ110に供給することができる。標準コンパレータ110は、基準信号CLKと同期したタイミングでその出力信号の値を判定する。タイミングキャリブレーションの際には、その判定結果に基づいて、出力信号の変化タイミングが標準タイミングと一致するように、具体的には、出力信号の立ち上がりエッジの発生タイミング、および立ち下がりエッジの発生タイミングがそれぞれ標準のタイミングとなるようにスキュー回路30が調整される。全ての入出力端子22について上記の処理が実行されると、出力信号の変化タイミングを全ての端子について一致させることができる。
【0046】
入力信号の判定タイミングを合わせる処理は、処理対象である入出力端子22に対応するリレー34をオン状態とし、かつ、切換リレー104を標準ドライバ108側に切り替えた状態で行われる。この場合、標準ドライバ108が基準信号CLKと同期して発生する標準信号を、入力信号としてピンコンパレータ36に供給することができる。判定回路38は、スキュー回路40を介して供給されるタイミング信号に基づいて入力信号の値を判定する。タイミングキャリブレーションの際には、標準信号の値が適正に判定できるようにスキュー回路40の遅延時間が調整される。全ての入出力端子22について上記の処理が実行されると、入力信号の判定タイミングを全ての端子について合わせることができる。
【0047】
ステップ200では、LSI試験装置42の全ての入出力端子22を対象として、上述したタイミングキャリブレーションが実行される。上記の処理によれば、入出力端子22の数(N)に応じた時間は要するものの、LSI試験装置42のタイミングキャリブレーションを精度良く行うことができる。上記の処理の終了直後にステップ202の処理が行われる。
【0048】
ステップ202では、各入出力端子22に対応するリレー44がオン状態とされる。その結果、ピンドライバ32の出力信号S1をループ制御回路46に帰還させるループ経路が形成される。
【0049】
ステップ204では、モニタすべきタイミングが出力信号の立ち上がりタイミングであるか否かが判別される。モニタすべきタイミングが立ち上がりタイミングである場合は次にステップ206の処理が実行される。一方、モニタすべきタイミングが立ち下がりタイミングである場合は次にステップ208の処理が実行される。
【0050】
ステップ206では、ループ制御回路46を立ち上がりモードで動作させるための処理、すなわち、信号S3を信号S1と同相とし、信号S2を信号S1と逆相とするための処理が行われる。
【0051】
ステップ208では、ループ制御回路46を立ち下がりモードで動作させるための処理、すなわち、信号S3を信号S1と逆相とし、信号S2を信号S1と同相とするための処理が行われる。
【0052】
ステップ210では、基準信号発生部26から基準信号CLKが1パルス出力される。ピンドライバ32の出力信号S1を帰還させるループ経路が形成されているため、上記のCLK信号が出力された後、ループ制御回路46、波形形成・タイミング発生回路28、スキュー回路30およびピンドライバ32を含む経路に発振が生ずる。
【0053】
ステップ212では、ユニバーサルカウンタ48により、所定期間中に発生した信号S3の立ち上がりエッジ数が計数される。
【0054】
ステップ214では、個々の入出力端子22に対応するユニバーサルカウンタ48に計数されたS3の計数値が、入出力端子22毎にコントローラ24内の情報記憶媒体に記憶される。
【0055】
本実施形態において、上述したステップ210〜214の処理、すなわち、信号S3の発生回数を格納する処理は、全ての入出力端子22について、ループ制御回路46が立ち上がりモードで動作する場合、およびループ制御回路46が立ち下がりモードで動作する場合の双方について実行される。
【0056】
図3は、ループ制御回路46が立ち上がりモードで動作する場合の信号の流れを説明するためのタイミングチャートを示す。上記ステップ210の処理により基準信号CLKが1パルスだけ出力されると(図3(A)参照)、その立ち下がりエッジを受けて、波形形成・タイミング発生回路28からパルス幅TPのパルス信号が出力される(図3(B))。
【0057】
スキュー回路30では、立ち上がりエッジに対してDupの遅延時間が、また、立ち下がりエッジに対してDdownの遅延時間が与えられる。その結果、ピンドライバ32の出力信号S1は、波形形成・タイミング発生回路28の出力が立ち上がった後Dupの後に立ち上がり、波形形成・タイミング発生回路28の出力が立ち下がった後Ddownの後に立ち下がる信号となる(図3(C))。
【0058】
ループ制御装置46が立ち上がりモードで動作する場合、S1の反転信号S2が波形形成・タイミング発生回路28に入力される(図3(D))。このため、波形形成・タイミング発生回路28は、信号S1が立ち上がるタイミングとほぼ同期して、すなわち、自らが先に発生したパルス信号の立ち上がりからDupが経過する時期とほぼ同期して、次のパルス信号を発生する(図3(B))。
【0059】
また、ループ制御装置46が立ち上がりモードで動作する場合、S1と同じ信号S3がユニバーサルカウンタ48に入力される(図3(E))。このため、ユニバーサルカウンタ48は、信号S1が立ち上がるタイミングとほぼ同期して、すなわち、波形形成・タイミング発生回路28が新たなパルス信号を立ち上げる毎に(遅延時間Dup毎に)計数値を増大させる。従って、ユニバーサルカウンタ48の計数値は遅延時間Dupに応じた値となる。
【0060】
本実施形態において、ユニバーサルカウンタ48によるS3の計数は、入出力ピン22の出力信号のタイミングが正確に校正された状態で行われる。従って、ループ制御回路46が立ち上がりモードで動作する状況下でコントローラ24に記憶されるS3の計数値は、出力信号が立ち上がるタイミングを標準のタイミングとするためにスキュー回路30が発生すべき遅延時間Dupに対応した値となる。
【0061】
図4は、ループ制御回路46が立ち上がりモードで動作する場合の信号の流れを説明するためのタイミングチャートを示す。上記ステップ210の処理により基準信号CLKが1パルスだけ出力されると(図4(A)参照)、その立ち下がりエッジを受けて、波形形成・タイミング発生回路28からパルス幅TPのパルス信号が出力される(図4(B))。
【0062】
スキュー回路30によって遅延時間が与えられることにより、ピンドライバ32の出力信号S1は、波形形成・タイミング発生回路28の出力が立ち上がった後Dupの後に立ち上がり、かつ、波形形成・タイミング発生回路28の出力が立ち下がった後Ddownの後に立ち下がる信号となる(図4(C))。
【0063】
ループ制御装置46が立ち下がりモードで動作する場合、S1と同じ信号S2が波形形成・タイミング発生回路28に入力される(図4(D))。このため、波形形成・タイミング発生回路28は、信号S1が立ち下がるタイミングとほぼ同期して、すなわち、自らが先に発生したパルス信号の立ち下がりからDdownが経過する時期とほぼ同期して、次のパルス信号を発生する(図4(B))。
【0064】
また、ループ制御装置46が立ち下がりモードで動作する場合、S1の反転信号S3がユニバーサルカウンタ48に入力される(図4(E))。このため、ユニバーサルカウンタ48は、信号S1が立ち下がるタイミングとほぼ同期して計数値を増大させる。この場合、その計数値は、所定時間(Ddown+TP)が経過する毎に増大される。パルス長TPは予め固定された値である。従って、ユニバーサルカウンタ48の計数値は遅延時間Ddownに応じた値となる。
【0065】
本実施形態において、ユニバーサルカウンタ48によるS3の計数は、入出力ピン22の出力信号のタイミングが正確に校正された状態で行われる。従って、ループ制御回路46が立ち下がりモードで動作する状況下でコントローラ24に記憶されるS3の計数値は、出力信号が立ち下がるタイミングを標準のタイミングとするためにスキュー回路30が発生すべき遅延時間Ddownに対応した値となる。以下、上記の如く、入出力端子22毎に、かつ、ループ制御装置46の動作モード毎にコントローラ24に記憶されたS3の計数値を「簡易処理用基準データ」と称す。
【0066】
本実施形態のLSI試験装置42は、上述した簡易処理用基準データを用いて、スキューボード100を用いることなく、簡易的なタイミングキャリブレーション(以下、「簡易キャリブレーション」と称す)を行うことができる。
図5は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。簡易キャリブレーションでは、先ず、ステップ220において、各入出力端子22に対応するリレー44がオン状態とされる。その結果、信号S1をループ制御回路46に帰還させるループ経路が形成される。
【0067】
ステップ222では、モニタすべきタイミングが出力信号の立ち上がりタイミングであるか否かが判別される。モニタすべきタイミングが立ち上がりタイミングである場合は次にステップ224の処理が実行される。一方、モニタすべきタイミングが立ち下がりタイミングである場合は次にステップ226の処理が実行される。
【0068】
ステップ224では、ループ制御回路46を立ち上がりモードで動作させるための処理、すなわち、信号S3を信号S1と同相とし、信号S2を信号S1と逆相とするための処理が行われる。
【0069】
ステップ226では、ループ制御回路46を立ち下がりモードで動作させるための処理、すなわち、信号S3を信号S1と逆相とし、信号S2を信号S1と同相とするための処理が行われる。
【0070】
ステップ228では、基準信号発生部26から基準信号CLKが1パルス出力される。ピンドライバ32の出力信号S1を帰還させるループ経路が形成されているため、上記のCLK信号が出力された後、ループ制御回路46、波形形成・タイミング発生回路28、スキュー回路30およびピンドライバ32を含む経路に発振が生ずる。
【0071】
ステップ230では、ユニバーサルカウンタ48により、所定期間中に発生した信号S3の立ち上がりエッジ数が計数される。上記の処理によれば、ループ制御回路46が立ち上がりモードである場合は、スキュー回路30が現在発生している遅延時間Dupに対応する計数値が得られる。また、ループ制御回路46が立ち下がりモードである場合は、スキュー回路30が現在発生している遅延時間Ddownに対応する計数値が得られる。
【0072】
ステップ232では、上記ステップ230で得られた計数値と、コントローラ24に記憶されている簡易処理用基準データとが比較される。その結果、両者が相違すると判別される場合は次にステップ234の処理が実行される。一方、両者が一致すると判別される場合は次にステップ236の処理が実行される。
【0073】
ステップ234では、上記ステップ232による比較に結果に基づいて、ユニバーサルカウンタ48の計数値と、簡易処理用基準データとが一致するように、スキュー回路30の遅延時間DupまたはDdownが調整される。以後、上記ステップ232の条件が成立すると判別されるまで、繰り返しステップ230〜234の処理が実行される。
【0074】
本実施形態において、上述したステップ228〜234の処理はループ制御回路46が立ち上がりモードで動作する場合、およびループ制御回路46が立ち下がりモードで動作する場合の双方について実行される。それらの処理によれば、個々の入出力端子22に対応するスキュー回路30の状態を、最初のタイミングキャリブレーションが終了した直後の状態とすること、すなわち、出力信号のタイミングを全ての入出力端子22について一致させることができる。
【0075】
また、本実施形態において、上述したステップ228〜234の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置42が備える入出力端子22の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【0076】
ステップ236では、信号S1の帰還経路を導通させていたリレー44がオフ状態とされる。
【0077】
ステップ238では、入出力端子22とピンコンパレータ36との間に介在するリレー34がオン状態とされる。
【0078】
ステップ240では、ピンドライバ32から基準信号CLKに同期したパルス信号が出力される。出力信号のタイミングは既に校正されているため、ピンドライバ32からは、標準のタイミングで立ち上がり、また立ち下がるパルス信号が出力される。ピンドライバ32から出力されるパルス信号は、リレー34を介してピンコンパレータ36に供給される。
【0079】
ステップ242では、ピンコンパレータ36に供給されるパルス信号の値、すなわち、標準のタイミングで変化するパルス信号の値が、判定回路38によって適正に判定されるように、スキュー回路40の遅延時間が調整される。
【0080】
本実施形態において、上述したステップ236〜242の処理は全ての入出力端子22に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子22に対して一致させることができる。
【0081】
また、本実施形態において、上述したステップ236〜242の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置42が備える入出力端子22の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【0082】
上述の如く、本実施形態のLSI試験装置42によれば、簡易処理用基準データを用いることで簡易キャリブレーションを実行することができる。簡易キャリブレーションは、スキューボード100を用いることなく実行できると共に、短時間で完了させることができる。このため、本実施形態のLSI試験装置42によれば、経時変化に対応するための定期的なタイミングキャリブレーションや環境変化に対応するためのタイミングキャリブレーションを短時間で容易に行うことができる。従って、本実施形態のLSI試験装置42によれば、半導体工場において高い稼働率を実現することができる。
【0086】
実施の形態2.
次に、図6乃至図8を参照して、本発明の実施の形態2について説明する。
図6は、本発明の実施の形態2のLSI試験装置50の構造、およびLSI試験装置50の付属品として用いられるパフォーマンスボード120の構造を説明するためのブロック図を示す。LSI試験装置50は、図6に示すようにパフォーマンスボード120に接続された状態で、パフォーマンスボード120上に搭載されるLSIの動作を試験することができる。
【0087】
本実施形態のLSI試験装置50は、実施の形態1の場合と同様に、個々の入出力端子22に対応して、ループ制御回路46およびユニバーサルカウンタ48を備えている。以下、入出力端子22のうち、LSIの偶数ピンに対応するものを「偶数端子」と、また、LSIの奇数端子に対応するものを「奇数端子」と称す。LSI試験装置50の奇数端子には、隣接する偶数端子に対応するループ制御回路46に通じるリレー52が接続されている。同様に、LSI試験装置50の偶数端子には、隣接する奇数端子に対応するループ制御回路46に通じるリレー54が接続されている。
【0088】
パフォーマンスボード120は、LSI試験装置50の入出力ピン22のそれぞれに対応する信号経路122を備えている。信号経路122は、図示されない部分において、パフォーマンスボード120上に搭載されるLSIの各ピンに導通している。パフォーマンスボード120には、LSI試験装置の偶数端子に対応する信号経路122と、その端子に隣接する奇数端子に対応する信号経路122との間にリレー124が設けられている。
【0089】
本実施形態のLSI試験装置50とパフォーマンスボード120によれば、リレー52とリレー124とを共にオン状態とすることで、偶数端子に対応するピンドライバ32の出力信号S1を同じ端子に対応するループ制御回路46に帰還させるループ経路(パフォーマンスボード120上の信号経路122の一部を含む)を形成することができる。同様に、リレー52とリレー124とを共にオン状態とすることで、奇数端子に対応するピンドライバ32の出力信号S1を同じ端子に対応するループ制御回路46に帰還させるループ経路(パフォーマンスボード120上の信号経路122の一部を含む)を形成することができる。
【0090】
図7は、本実施形態のLSI試験装置50を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。尚、図7において、上記図2に示すステップと同一の処理を行うステップについては、同一の符号を付して重複する説明を省略または簡略する。
【0091】
ステップ200に示すように、最初のタイミングキャリブレーションでは、実施の形態1の場合と同様に、スキューボード100を利用したタイミングキャリブレーションが行われる。本ステップでは、リレー52,54が共にオフとされた状況下で、実施の形態1と同じで順で1端子毎に全ての入出力端子22のタイミングキャリブレーションが実行される。上記の処理の終了直後にステップ250の処理が行われる。
【0092】
ステップ250では、LSI試験装置50に、その付属品であるパフォーマンスボード120が装着される。
【0093】
ステップ252では、LSI試験装置50のリレー54と、パフォーマンスボード120のリレー124とが共にオン状態とされることにより、LSI試験装置50の奇数端子(奇数番目の入出力端子22)に対応する帰還経路が形成される。
【0094】
ステップ204,206および208では、実施の形態1の場合と同様に、モニタすべきタイミングに応じて、ループ制御回路46の動作モードが設定される。
【0095】
ステップ254では、奇数端子または偶数端子に対応する基準信号発生部26から基準信号CLKが1パルス出力される。奇数端子側の基準信号発生部26から基準信号CLKが出力される場合は、その信号が奇数端子に対応する波形形成・タイミング発生回路28およびピンドライバ32に順次伝達される。奇数端子に対応するピンドライバ32の出力信号S1は帰還経路を通って奇数端子に対応するループ制御回路46に帰還する。従って、以後、奇数端子に対応するループ制御回路46や波形形成・タイミング発生回路28を含む経路に発振が生ずる。偶数端子側の基準信号発生部26から基準信号CLKが出力される場合は、その信号が偶数端子に対応する波形形成・タイミング発生回路28およびピンドライバ32に順次伝達される。偶数端子に対応するピンドライバ32の出力信号S1は帰還経路(リレー54)を通って奇数端子に対応するループ制御回路46に帰還する。従って、この場合も、以後、奇数端子に対応するループ制御回路46や波形形成・タイミング発生回路28を含む経路に発振が生ずる
【0096】
ステップ212および214では、実施の形態1の場合と同様に、ユニバーサルカウンタ48によって計数された信号S3の計数値がコントローラ24内の情報記憶媒体に記憶される。上述したステップ254、212および214の処理は、ループ制御回路46が立ち上がりモードで動作する場合、およびループ制御回路46が立ち下がりモードで動作する場合の双方について実行される。上記の処理により、奇数端子に関する簡易処理用基準データが格納される。
【0097】
ステップ256では、簡易処理用基準データを格納する処理が、奇数端子および偶数端子の双方について完了したか否かが判別される。その結果、未だ全ての処理が完了していないと判別される場合は、次にステップ258の処理が実行される。一方、既に全ての処理が完了していると判別される場合は、今回の処理が終了される。
【0098】
ステップ258では、LSI試験装置50のリレー54をオフ状態とし、LSI試験装置50のリレー52をオン状態とし、かつ、パフォーマンスボード120のリレー124をオン状態とすることにより、LSI試験装置50の偶数端子(偶数番目の入出力端子22)に対応する帰還経路が形成される。
【0099】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ204以降の処理が行われる。その結果、偶数端子に関する簡易処理用基準データがコントローラ24に格納される。上記の処理によれば、全ての入出力端子22について、簡易処理用基準データ、すなわち、出力信号の立ち上がり・立ち下がりタイミングを標準タイミングとするためにスキュー回路30が発生している遅延時間DupおよびDdownに対応する計数値を記憶することができる。
【0100】
本実施形態のLSI試験装置50は、半導体工場では、パフォーマンスボード120が装着された状態で使用される。LSI試験装置50は、上述した簡易処理用基準データを用いることにより、パフォーマンスボード120が装着されたままの状態で、スキューボード100を用いることなく、簡易キャリブレーションを行うことができる。
【0101】
図8は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。尚、図8において、上記図5に示すステップと同一の処理を実行するステップについては、同一の符号を付してその説明を省略または簡略する。
【0102】
ステップ260に示すように、簡易キャリブレーションでは、先ず、リレー54,124をオン状態とすることで、奇数端子に対応する帰還経路が形成される。
【0103】
ステップ222,224および226では、実施の形態1の場合と同様に、モニタすべきタイミングに応じて、ループ制御回路46の動作モードが設定される。
【0104】
ステップ262では、奇数端子または偶数端子に対応する基準信号発生部26から基準信号CLKが1パルス出力される。その結果、奇数端子に対応するループ制御回路46や波形形成・タイミング発生回路28を含む経路に発振が生ずる(上記ステップ254参照)。
【0105】
ステップ230〜234では、実施の形態1の場合と同様に、ユニバーサルカウンタ48の計数値が、コントローラ24に記憶されている簡易処理用基準データに一致するように、処理対象の入出力端子22(今回は奇数端子)に対応するスキュー回路30の遅延時間DupまたはDdownが調整される。
【0106】
本実施形態において、上述したステップ262および230〜234の処理はループ制御回路46が立ち上がりモードで動作する場合、およびループ制御回路46が立ち下がりモードで動作する場合の双方について実行される。それらの処理によれば、処理対象の入出力端子22(今回は偶数端子)に対応するスキュー回路30の状態を、タイミングキャリブレーションが適正に実行された直後の状態とすることができる。
【0107】
ステップ264では、上記ステップ222〜234の処理が、奇数端子および偶数端子の双方について完了したか否かが判別される。その結果、未だ全ての処理が完了していないと判別される場合は、次にステップ266の処理が実行される。一方、既に全ての処理が完了していると判別される場合は、次にステップ268の処理が実行される。
【0108】
ステップ266では、LSI試験装置50のリレー54をオフ状態とし、LSI試験装置50のリレー52をオン状態とし、かつ、パフォーマンスボード120のリレー124をオン状態とすることにより、LSI試験装置50の偶数端子に対応する帰還経路が形成される。
【0109】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ222以降の処理が行われる。その結果、偶数端子に対応するスキュー回路30の状態を、タイミングキャリブレーションが適正に実行された直後の状態とすることができる。従って、上述したステップ260〜264の処理によれば、出力信号のタイミングを全ての入出力端子22について一致させることができる。
【0110】
本実施形態において、上述したステップ262および230〜234の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置50が備える入出力端子22の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【0111】
ステップ268では、リレー52,54,124がオフ状態とされる。その結果、奇数端子に対応する帰還経路、および偶数端子に対応する帰還経路が、何れも遮断状態とされる。
【0112】
ステップ238〜242では、実施の形態1の場合と同様に、ピンドライバ32からの出力信号を用いて、すなわち、適正に校正された直後の出力信号を用いて、スキュー回路40の調整が行われる。それらの処理は全ての入出力端子22に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子22に対して一致させることができる。
【0113】
本実施形態において、上述したステップ268および238〜242の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置50が備える入出力端子22の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【0114】
上述の如く、本実施形態のLSI試験装置50によれば、パフォーマンスボード120を装着したままの状態で簡易キャリブレーションを実行することができる。従って、本実施形態のLSI試験装置50によれば、半導体工場において高い稼働率を実現することができる。
【0115】
上述した実施の形態1における簡易キャリブレーションは、LSI試験装置42単体で行われる。従って、その簡易キャリブレーションによっては、パフォーマンスボード120の信号経路122に生ずる経時変化の影響を吸収することはできない。
【0116】
LSI試験装置50によるLSIの試験は、LSI試験装置50とLSIとをパフォーマンスボード120の信号経路122で導通させた状態で行われる。従って、LSIの試験精度を確保するためには、タイミングキャリブレーションを行うことで、信号経路122に生ずる経時変化の影響を吸収し得ることが望ましい。
【0117】
上述の如く、本実施形態における簡易キャリブレーションは、信号経路122を含む帰還経路を利用して行われる。このため、その簡易キャリブレーションによれば、信号経路122の特性変化の影響が吸収されるようにスキュー回路30の遅延時間DupおよびDdownが調整される。従って、本実施形態における簡易キャリブレーションによれば、パフォーマンスボード120の経時変化の影響を吸収することができ、実施の形態1の場合に比して更に高精度なタイミング調整を実現することができる。
【0118】
ところで、実施の形態2においては、個々の入出力端子22に対応する帰還経路を、隣接する入出力端子22に対応する信号経路122を利用して実現することとしているが、本発明はこれに限定されるものではない。すなわち、全ての入出力端子22について、▲1▼ピンドライバ32の出力信号S1をループ制御回路46に帰還させる帰還経路が形成できること、および、▲2▼その帰還経路が、自己に対応する信号経路122と、他の何れかの入出力端子22に対応する信号経路122とを利用して形成されていること、の条件が成立していればよい。
【0119】
尚、実施の形態2においては、ループ制御回路46、波形形成・タイミング発生回路28、スキュー回路30、ピンドライバ32、およびユニバーサルカウンタ48が前記請求項1記載の「制御回路」に、スキュー回路30が前記請求項1記載の「スキュー回路」に、リレー52を含む経路またはリレー54を含む経路が前記請求項1記載の「第1の信号帰還用経路」に、ユニバーサルカウンタ48が前記請求項1記載の「状態検知ユニット」に、それぞれ相当している。
【0120】
また、実施の形態2においては、パフォーマンスボード120上に信号経路122とリレー124とで形成される経路が、前記請求項2記載の「第2の信号帰還用経路」に相当している。
【0121】
また、実施の形態2においては、基準信号発生部26を用いて上記ステップ254の処理が実行されることにより前記請求項1記載の「発振ユニット」が実現されていると共に、所定期間中にユニバーサルカウンタ48によって計数されるパルス数が前記請求項1記載の「簡易処理用基準データ」に相当している。
【0122】
更に、実施の形態2においては、上記ステップ230〜234の処理が実行されることにより前記請求項3記載の「調整ユニット」が実現されている。
【0123】
実施の形態3.
次に、図9乃至図11を参照して、本発明の実施の形態3について説明する。図9は、本発明の実施の形態3のLSI試験装置50の構造、およびLSI試験装置50の付属品として用いられるパフォーマンスボード130の構造を説明するためのブロック図を示す。本実施形態において、LSI試験装置50は、実施の形態2の場合と同様の構造を有している。
【0124】
パフォーマンスボード130は、LSI試験装置50の入出力ピン22のそれぞれに対応する信号経路132を備えている。信号経路132は、パフォーマンスボード130上に搭載されるLSIの各ピンに導通している。図9において、パフォーマンスボード130上には、LSI試験装置50の付属品であるダミーLSI134が搭載されている。ダミーLSI134の内部は、LSI試験装置50の偶数端子に対応する信号経路132と、その端子に隣接する奇数端子に対応する信号経路132とを短絡させる配線が形成されている。
【0125】
図10は、本実施形態のLSI試験装置50を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。尚、図10において、上記図7に示すステップと同一の処理を行うステップについては、同一の符号を付して重複する説明を省略または簡略する。
【0126】
ステップ200に示すように、最初のタイミングキャリブレーションでは、実施の形態2の場合に、スキューボード100を利用したタイミングキャリブレーションが行われる。上記の処理の終了直後にステップ270の処理が行われる。
【0127】
ステップ270では、LSI試験装置50に、その付属品であるパフォーマンスボード130が装着されると共に、パフォーマンスボード130に、LSI試験装置50の付属品であるダミーLSI134が装着される。。
【0128】
ステップ272では、LSI試験装置50のリレー54がオン状態とされる。本実施形態においては、パフォーマンスボード130およびダミーLSI134により、LSI試験装置50の奇数端子と偶数端子とが短絡されているため、リレー54がオンとされることにより、奇数端子に対応する帰還経路が形成される。
【0129】
ステップ204〜208,254,212および214では、実施の形態2の場合と同様の手順で、処理対象の入出力端子22(今回は奇数端子)に対応するスキュー回路30の状態を表す計数値が簡易処理用基準データとしてコントローラ24に格納される。
【0130】
ステップ256では、上記の処理が奇数端子および偶数端子の双方について完了したか否かが判別される。偶数端子についての処理が未実施である場合は、次にステップ274の処理が実行される。一方、偶数端子および奇数端子の双方について上記の処理が実施されている場合は、今回の処理が終了される。
【0131】
ステップ274では、リレー54がオフとされると共にリレー52がオンとされる。ダミーLSIにより奇数端子と偶数端子とが接続されているため、上記の処理が実行されることにより、偶数端子に対応する帰還経路が形成される。
【0132】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ204以降の処理が行われる。その結果、偶数端子に関する簡易処理用基準データがコントローラ24に格納される。上記の処理によれば、全ての入出力端子22について、簡易処理用基準データ、すなわち、出力信号の立ち上がり・立ち下がりタイミングを標準タイミングとするためにスキュー回路30が発生している遅延時間DupおよびDdownに対応する計数値を記憶することができる。
【0133】
本実施形態のLSI試験装置50は、半導体工場では、パフォーマンスボード130が装着された状態で使用される。LSI試験装置50は、上述した簡易処理用基準データを用いることにより、パフォーマンスボード130が装着されたままの状態で、スキューボード100を用いることなく、簡易キャリブレーションを行うことができる。
【0134】
図11は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。尚、図11において、上記図8に示すステップと同一の処理を実行するステップについては、同一の符号を付してその説明を省略または簡略する。
【0135】
ステップ280に示すように、簡易キャリブレーションでは、先ず、LSI試験装置50にパフォーマンスボード130が装着され、更に、パフォーマンスボード130にダミーLSI134が装着される。
【0136】
ステップ272では、LSI試験装置50のリレー54がオン状態とされる。ダミーLSI134により奇数端子と偶数端子とが短絡されているため、上記の処理が実行されることにより奇数端子に対応する帰還経路が形成される。
【0137】
ステップ222〜226,262および230〜234では、実施の形態2の場合と同様の手順で、処理対象の入出力端子22(今回は奇数端子)に対応するスキュー回路30が適正な状態に調整される。
【0138】
ステップ264では、スキュー回路30の調整が奇数端子および偶数端子の双方について完了したか否かが判別される。偶数端子についての処理が未実施である場合は、次にステップ284の処理が実行される。一方、偶数端子および奇数端子の双方について上記の処理が実施されている場合は、次にステップ286の処理が実行される。
【0139】
ステップ284では、リレー54がオフとされると共にリレー52がオンとされる。ダミーLSIにより奇数端子と偶数端子とが接続されているため、上記の処理が実行されることにより、偶数端子に対応する帰還経路が形成される。
【0140】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ222以降の処理が行われる。その結果、偶数端子に対応するスキュー回路30が適正な状態に調整される。上記の処理によれば、実施の形態2の場合と同様に、出力信号のタイミングを全ての入出力端子22について一致させることができる。
【0141】
本実施形態において、上述したステップ262および230〜234の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置50が備える入出力端子22の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【0142】
ステップ268および238〜242では、実施の形態1または2の場合と同様に、適正に校正された直後の出力信号を用いて、スキュー回路40の調整が行われる。それらの処理は全ての入出力端子22に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子22に対して一致させることができる。
【0143】
本実施形態において、上述したステップ268および238〜242の処理は、複数の入出力端子22について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、LSI試験装置50が備える入出力端子22の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【0144】
上述の如く、本実施形態のLSI試験装置50によれば、パフォーマンスボード130を装着したままの状態で簡易キャリブレーションを実行することができる。従って、本実施形態のLSI試験装置50によれば、半導体工場において高い稼働率を実現することができる。
【0145】
本実施形態における簡易キャリブレーションは、パフォーマンスボード130の信号経路132を含む帰還経路を利用して行われる。より具体的には、入出力端子22とLSIとの間に介在する信号経路132の全域を含む離間経路を利用して行われる。このため、その簡易キャリブレーションによれば、信号経路132の特性変化の影響を、実施の形態2の場合に比して更に高い精度で吸収することができる。従って、本実施形態における簡易キャリブレーションによれば、実施の形態2の場合に比して更に高精度なタイミング調整を実現することができる。
【0146】
ところで、実施の形態3においては、個々の入出力端子22に対応する帰還経路を、隣接する入出力端子22に対応する信号経路132を利用して実現することとしているが、本発明はこれに限定されるものではない。すなわち、全ての入出力端子22について、▲1▼ピンドライバ32の出力信号S1をループ制御回路46に帰還させる帰還経路が形成できること、および、▲2▼その帰還経路が、自己に対応する信号経路132と、他の何れかの入出力端子22に対応する信号経路132とを利用して形成されていること、▲3▼帰還経路に含まれる自己に対応する信号経路132と他の入出力端子22に対応する信号経路132とはダミーICにより短絡されていること、の条件が成立していればよい。
【0147】
また、上述した実施の形態1乃至3では、所定期間中にユニバーサルカウンタ48によって計数されるパルスの数により、タイミングキャリブレーション直後のスキュー回路30の状態を検知することとしているが、本発明はこれに限定されるものではない。すなわち、スキュー回路30の状態は、ユニバーサルカウンタ48によって計数されるパルスの数が所定数に達するまでの時間により検知してもよい。
【0148】
尚、実施の形態3においては、パフォーマンスボード130上に信号経路132とダミーIC134とで形成される経路が、前記請求項1記載の「第2の信号帰還用経路」に相当している。
【0149】
また、実施の形態3においては、基準信号発生部26を用いて上記ステップ254の処理が実行されることにより前記請求項1記載の「発振ユニット」が実現されていると共に、所定期間中にユニバーサルカウンタ48によって計数されるパルス数が前記請求項1記載の「簡易処理用基準データ」に相当している。
【0150】
更に、実施の形態3においては、上記ステップ230〜234の処理が実行されることにより前記請求項3記載の「調整ユニット」が実現されている。
【0151】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
【0152】
請求項1記載の発明によれば、スキュー回路を含む経路内で発振を生じさせた後、その発振中に帰還経路内に発生したパルス数に基づいて簡易処理用基準データを求めることができる。スキュー回路を含む経路内で発振が生ずると、スキューが発生する遅延時間に応じた周期でパルスが発生する。従って、本発明によれば、スキュー回路の状態を正確に表す簡易処理用基準データを容易に求めることができる。
【0153】
請求項3記載の発明によれば、簡易処理用基準データを用いてスキュー回路を調整することで、スキュー回路の状態を、容易に適正な状態にすることができる。従って、本発明によれば、複数の制御回路のタイミングキャリブレーションを、短時間で容易かつ正確に行うことができる。
【0154】
また、請求項1記載の発明によれば、入出力端子と、その入出力端子にとっての特定入出力端子とを短絡することで容易に帰還経路を形成し得るLSI試験装置を実現することができる。
【0155】
請求項1記載の発明によれば、更に、パフォーマンスボードを装着した状態で全ての入出力端子について帰還経路を形成し得るLSI試験装置を実現することができる。本発明によれば、パフォーマンスボード上の信号経路の経時変化をタイミングキャリブレーションで吸収し得るため、高精度なLSI試験が可能となる。
【0156】
請求項2記載の発明によれば、パフォーマンスボードの配線を何ら切り替えることなく、パフォーマンスボード上にダミーICを搭載するだけで、全ての入出力端子についての帰還経路を形成し得るLSI試験装置を実現することができる。本発明によれば、パフォーマンスボード上の信号経路の全域における経時変化をタイミングキャリブレーションで吸収し得るため、高精度なLSI試験が可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1のLSI試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図2】 図1に示すLSI試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図3】 図1に示すループ制御回路が立ち上がりモードで動作する際の信号の流れを説明するためのタイミングチャートである。
【図4】 図1に示すループ制御回路が立ち下がりモードで動作する際の信号の流れを説明するためのタイミングチャートである。
【図5】 図1に示すLSI試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図6】 本発明の実施の形態2のLSI試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図7】 図6に示すLSI試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図8】 図6に示すLSI試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図9】 本発明の実施の形態3のLSI試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図10】 図9に示すLSI試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図11】 図9に示すLSI試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図12】 従来のLSI試験装置のタイミングキャリブレーション方法説明するためのブロック図である。
【符号の説明】
22 入出力端子、 24 コントローラ、 26 基準信号発生部、 28 波形形成・タイミング発生回路、 30、40 スキュー回路、 32 ピンドライバ、 34;52,54,124 リレー、 36 ピンコンパレータ、 38 判定回路、 46 ループ制御回路、 48 ユニバーサルカウンタ、 100 スキューボード、 102 リレーマトリクス、 104 切換リレー、 106 標準回路、 108 標準ドライバ、 110 標準コンパレータ、 120;130 パフォーマンスボード、 122;132 信号経路、 134 ダミーIC。
Claims (3)
- 複数のピンを有するLSIの動作試験を行うためのLSI試験装置であって、
LSIが備える複数のピンのそれぞれに対応する複数の入出力端子と、
前記入出力端子のそれぞれに対応して設けられる複数の制御回路とを備え、
前記複数の制御回路のそれぞれは、
基準信号を受けて出力信号を生成する波形形成・タイミング発生回路と、
前記出力信号のタイミング調整を行うためのスキュー回路と、
前記スキュー回路を通過した出力信号が到達する入出力端子とは異なる他の特定入出力端子と、前記波形形成・タイミング発生回路の入力側とを接続する第1の信号帰還用経路と、
前記第1の信号帰還用経路に伝搬される信号に基づいて、前記スキュー回路の状態を記憶する状態検知ユニットと、
検査対象であるLSIの各ピンを前記複数の入出力端子のそれぞれに導通させる複数の信号経路を内蔵するパフォーマンスボードと、
前記波形形成・タイミング発生回路、前記スキュー回路、および前記第1の信号帰還用経路を含む経路に発振を生じさせる発振ユニットと、
前記状態検知ユニットの検知結果を記憶する情報記憶媒体と、を備え
前記パフォーマンスボードは、全ての入出力端子について、その入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とを導通させて、その入出力端子に対する第2の信号帰還用経路を形成することができ、
前記状態検知ユニットは、前記発振に伴って前記帰還経路に現れるパルスの数を計数するユニバーサルカウンタを備え、
前記情報記憶媒体は、前記ユニバーサルカウンタによる計数値を基礎とする簡易処理用基準データを記憶することを特徴とするLSI試験装置。 - 前記パフォーマンスボードに搭載されるダミーICを備え、
前記入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とは、前記ダミーICの内部配線により導通されることを特徴とする請求項1記載のLSI試験装置。 - 前記発振の発生中に前記ユニバーサルカウンタによって計数される値が、前記情報記憶媒体に記憶されている簡易処理用基準データと対応するように、前記スキュー回路の状態を調整する調整ユニットを備えることを特徴とする請求項1又は2記載のLSI試験装置。
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