JPH0792235A - 半導体装置及びその遅延時間測定方法 - Google Patents
半導体装置及びその遅延時間測定方法Info
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- JPH0792235A JPH0792235A JP5261694A JP26169493A JPH0792235A JP H0792235 A JPH0792235 A JP H0792235A JP 5261694 A JP5261694 A JP 5261694A JP 26169493 A JP26169493 A JP 26169493A JP H0792235 A JPH0792235 A JP H0792235A
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- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【目的】 半導体装置に設けた被測定回路の遅延時間
を、測定装置側における遅延時間の影響を受けることな
く高精度に測定することを可能にする。 【構成】 遅延時間の測定が行われる被測定回路１０４
を含む半導体装置１００に、被測定回路１０４と入力端
を共通にしてその被測定回路をバイパスするテスト回路
１０５と、被測定回路の出力端とテスト回路の出力端と
を選択して出力するセレクタ１０３とを備え、その共通
入力端１０１ｃにはドライバ１を接続して所定の信号を
入力させ、セレクタ１０３の出力端にはコンパレータ２
を接続して出力される信号を検出し、セレクタ１０３を
切り換えながらドライバ１とコンパレータ２とで被測定
回路１０４とテスト回路１０５における遅延時間を測定
し、かつ両遅延時間の差をとって被測定回路の遅延時間
を測定する。
を、測定装置側における遅延時間の影響を受けることな
く高精度に測定することを可能にする。 【構成】 遅延時間の測定が行われる被測定回路１０４
を含む半導体装置１００に、被測定回路１０４と入力端
を共通にしてその被測定回路をバイパスするテスト回路
１０５と、被測定回路の出力端とテスト回路の出力端と
を選択して出力するセレクタ１０３とを備え、その共通
入力端１０１ｃにはドライバ１を接続して所定の信号を
入力させ、セレクタ１０３の出力端にはコンパレータ２
を接続して出力される信号を検出し、セレクタ１０３を
切り換えながらドライバ１とコンパレータ２とで被測定
回路１０４とテスト回路１０５における遅延時間を測定
し、かつ両遅延時間の差をとって被測定回路の遅延時間
を測定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置内に形成した半導体回路の遅延を高精度に測
定することが可能な回路を有する半導体装置とその遅延
時間の測定方法に関する。
半導体装置内に形成した半導体回路の遅延を高精度に測
定することが可能な回路を有する半導体装置とその遅延
時間の測定方法に関する。
【０００２】
【従来の技術】従来、半導体装置に形成される各種回路
の入出力間の遅延時間による入出力タイミングのずれを
補正するために、図３に示すタイミング補正システムが
提案されている。このタイング補正システムは、タイミ
ング補正機構を有する入力信号発生回路（以下、ドライ
バと称する）１と出力信号判定回路（以下、コンパレー
タと称する）２と、これらがそれぞれスイッチ３，４を
介して共通接続され、テストボード５に設けられた論理
試験用入出力端子（以下、論理試験用Ｉ／Ｏピンとい
う）６を含んで構成され、タイミングのずれ（以下、ス
キューという）を補正する。
の入出力間の遅延時間による入出力タイミングのずれを
補正するために、図３に示すタイミング補正システムが
提案されている。このタイング補正システムは、タイミ
ング補正機構を有する入力信号発生回路（以下、ドライ
バと称する）１と出力信号判定回路（以下、コンパレー
タと称する）２と、これらがそれぞれスイッチ３，４を
介して共通接続され、テストボード５に設けられた論理
試験用入出力端子（以下、論理試験用Ｉ／Ｏピンとい
う）６を含んで構成され、タイミングのずれ（以下、ス
キューという）を補正する。
【０００３】ドライバ１は、タイミング発生回路７、ク
ロックディストロビュータ回路８、クロック選択回路
９、波形モジュレーション回路１０、ピン間タイミング
調整回路１１、ドライバー駆動回路（ＤＲＶ）１２、ス
キューレジスタ１３、及びＤ／Ａ変換回路１４を有す
る。また、コンパレータ２は、ストローブディストロビ
ュータ回路１５、ストローブ選択回路１６、コンパレー
タ回路１７、ハイレベル比較器１８、ロウレベル比較器
１９、スキューレジスタ２０、及びＤ／Ａ変換回路２
１、ハイレベルピン間タイミング調整回路２２、ロウレ
ベルピン間タイミング調整回路２３を備えている。
ロックディストロビュータ回路８、クロック選択回路
９、波形モジュレーション回路１０、ピン間タイミング
調整回路１１、ドライバー駆動回路（ＤＲＶ）１２、ス
キューレジスタ１３、及びＤ／Ａ変換回路１４を有す
る。また、コンパレータ２は、ストローブディストロビ
ュータ回路１５、ストローブ選択回路１６、コンパレー
タ回路１７、ハイレベル比較器１８、ロウレベル比較器
１９、スキューレジスタ２０、及びＤ／Ａ変換回路２
１、ハイレベルピン間タイミング調整回路２２、ロウレ
ベルピン間タイミング調整回路２３を備えている。
【０００４】このタイミング補正システムによるタイミ
ング補正は、次のように行われる。初めに、論理試験用
Ｉ／Ｏピン６に対し、基準のＩ／Ｏピンとリレーなどで
それぞれのＩ／Ｏピンと接続する。つぎに、論理試験用
Ｉ／Ｏピン６のドライバ１を補正する場合は、基準Ｉ／
Ｏピンをコンパレータ２に切り換え、他の全Ｉ／Ｏピン
をドライバ１に切り換え、次々に各Ｉ／Ｏピンのドライ
バ１のタイミングのずれを基準クロックからの遅延時間
を測定し、中央処理装置（以下ＣＰＵという。）にて、
タイミング補正機構への補正データに変換、補正機構に
転送し、スキューへの調整を行う。また、コンパレータ
２の補正に関しては、ドライバ１の補正時と反対に、基
準Ｉ／Ｏ端子をドライバ１、他のＩ／Ｏピンをコンパレ
ータ２にすることによって、ドライバ１と同様にコンパ
レータ２のスキュー調整を行う。
ング補正は、次のように行われる。初めに、論理試験用
Ｉ／Ｏピン６に対し、基準のＩ／Ｏピンとリレーなどで
それぞれのＩ／Ｏピンと接続する。つぎに、論理試験用
Ｉ／Ｏピン６のドライバ１を補正する場合は、基準Ｉ／
Ｏピンをコンパレータ２に切り換え、他の全Ｉ／Ｏピン
をドライバ１に切り換え、次々に各Ｉ／Ｏピンのドライ
バ１のタイミングのずれを基準クロックからの遅延時間
を測定し、中央処理装置（以下ＣＰＵという。）にて、
タイミング補正機構への補正データに変換、補正機構に
転送し、スキューへの調整を行う。また、コンパレータ
２の補正に関しては、ドライバ１の補正時と反対に、基
準Ｉ／Ｏ端子をドライバ１、他のＩ／Ｏピンをコンパレ
ータ２にすることによって、ドライバ１と同様にコンパ
レータ２のスキュー調整を行う。
【０００５】この手法によってドライバ及びコンパレー
タのそれぞれの端子間、モジュレーション間、クロック
間のタイミングの一律化を図かっている。しかし、この
システムでは、ドライバとコンパレータ間のタイミング
については考えられておらず、高精度な高速論理動作の
試験ができないという問題点があった。
タのそれぞれの端子間、モジュレーション間、クロック
間のタイミングの一律化を図かっている。しかし、この
システムでは、ドライバとコンパレータ間のタイミング
については考えられておらず、高精度な高速論理動作の
試験ができないという問題点があった。
【０００６】このような問題点を解決するために、特開
昭６１−６８３６号公報に記載されているように、基準
比較回路とその基準比較端子を付加する装置が提案され
ている。図４はその概略を示す図であり、基準比較回路
３０と基準比較端子３１を設け、被試験半導体装置４０
のある回路パスに入力する能動入力信号と、被試験半導
体装置４０からの出力信号を基準比較端子とを試験ボー
ド３２上で接続し、基準比較回路３０により動作した回
路パスの第１遅延時間を測定する。また、図３のような
タイミング補正機構を備えたドライバ１、コンパレータ
２を持つ論理試験用Ｉ／Ｏ端子６にて、半導体装置４０
の回路のパスの第２遅延時間を測定する。第１遅延時間
と第２遅延時間との差をタイミング補正機構に即したデ
ータにＣＰＵにて変換する。変換されたデータをスキュ
ーレジスタ１３、２０に転送し、Ｄ／Ａ変換回路１４、
２１でＤ／Ａ変換を行い、全端子のタイミング補正は完
了し、ドライバ１とコンパレータ２間のタイミング補正
も可能となっている。なお、基準比較回路３０は、比較
器５１，５２、コンパレータ回路５２、ストローブディ
ストロビュータ回路５４、タイミング発生回路５５を有
する。
昭６１−６８３６号公報に記載されているように、基準
比較回路とその基準比較端子を付加する装置が提案され
ている。図４はその概略を示す図であり、基準比較回路
３０と基準比較端子３１を設け、被試験半導体装置４０
のある回路パスに入力する能動入力信号と、被試験半導
体装置４０からの出力信号を基準比較端子とを試験ボー
ド３２上で接続し、基準比較回路３０により動作した回
路パスの第１遅延時間を測定する。また、図３のような
タイミング補正機構を備えたドライバ１、コンパレータ
２を持つ論理試験用Ｉ／Ｏ端子６にて、半導体装置４０
の回路のパスの第２遅延時間を測定する。第１遅延時間
と第２遅延時間との差をタイミング補正機構に即したデ
ータにＣＰＵにて変換する。変換されたデータをスキュ
ーレジスタ１３、２０に転送し、Ｄ／Ａ変換回路１４、
２１でＤ／Ａ変換を行い、全端子のタイミング補正は完
了し、ドライバ１とコンパレータ２間のタイミング補正
も可能となっている。なお、基準比較回路３０は、比較
器５１，５２、コンパレータ回路５２、ストローブディ
ストロビュータ回路５４、タイミング発生回路５５を有
する。
【０００７】
【発明が解決しようとする課題】この改良された従来の
装置においても以下に述べる問題点があった。第１にド
ライバと半導体装置間の遅延時間と半導体装置内の回路
の遅延時間は完全に補正されているが、半導体装置出力
からコンパレータまでの遅延時間は、同一パスではない
ために、基準比較回路とコンパレータ間の誤差が生じ、
結果的に測定精度が悪くなる。第２にこの種のタイミン
グ補正は、ある一種類の波形において行うため、タイミ
ング補正を行っていない波形においては誤差が生じる。
第３に、ドライバやコンパレータの精度は継時変化によ
り変動するため、タイミング補正を行った直後は精度が
あっても、時間が経つにつれ、精度が悪化することであ
る。本発明の目的は、このような測定装置側での遅延時
間の影響による精度の低下を改善することができる半導
体装置を提供することにある。また、本発明の他の目的
はこの半導体装置を用いて測定装置側での遅延時間の影
響を解消した高精度な半導体装置の遅延時間の測定を可
能にした測定方法を提供することにある。
装置においても以下に述べる問題点があった。第１にド
ライバと半導体装置間の遅延時間と半導体装置内の回路
の遅延時間は完全に補正されているが、半導体装置出力
からコンパレータまでの遅延時間は、同一パスではない
ために、基準比較回路とコンパレータ間の誤差が生じ、
結果的に測定精度が悪くなる。第２にこの種のタイミン
グ補正は、ある一種類の波形において行うため、タイミ
ング補正を行っていない波形においては誤差が生じる。
第３に、ドライバやコンパレータの精度は継時変化によ
り変動するため、タイミング補正を行った直後は精度が
あっても、時間が経つにつれ、精度が悪化することであ
る。本発明の目的は、このような測定装置側での遅延時
間の影響による精度の低下を改善することができる半導
体装置を提供することにある。また、本発明の他の目的
はこの半導体装置を用いて測定装置側での遅延時間の影
響を解消した高精度な半導体装置の遅延時間の測定を可
能にした測定方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
遅延時間の測定が行われる被測定回路を含む半導体装置
において、被測定回路と入力端を共通にしてその被測定
回路をバイパスするテスト回路と、被測定回路の出力端
とテスト回路の出力端とを選択して出力するセレクタと
を備える。また、本発明の半導体装置の遅延時間の測定
方法は、前記した被測定回路、テスト回路、セレクタを
備える半導体装置に対し、被測定回路とテスト回路の共
通入力端にはドライバを接続して所定の信号を入力さ
せ、セレクタの出力端にはコンパレータを接続して出力
される信号を検出し、セレクタを切り換えながらドライ
バとコンパレータとで被測定回路とテスト回路の遅延時
間を測定し、かつ両遅延時間の差をとって被測定回路の
遅延時間を測定する。この場合、セレクタには切換動作
を行う制御端子が設けられ、この制御端子は半導体装置
の端子の一部に接続され、この端子を介して外部から制
御信号を入力してセレクタを切り換え、被測定回路とテ
スト回路の遅延時間の測定を行う。
遅延時間の測定が行われる被測定回路を含む半導体装置
において、被測定回路と入力端を共通にしてその被測定
回路をバイパスするテスト回路と、被測定回路の出力端
とテスト回路の出力端とを選択して出力するセレクタと
を備える。また、本発明の半導体装置の遅延時間の測定
方法は、前記した被測定回路、テスト回路、セレクタを
備える半導体装置に対し、被測定回路とテスト回路の共
通入力端にはドライバを接続して所定の信号を入力さ
せ、セレクタの出力端にはコンパレータを接続して出力
される信号を検出し、セレクタを切り換えながらドライ
バとコンパレータとで被測定回路とテスト回路の遅延時
間を測定し、かつ両遅延時間の差をとって被測定回路の
遅延時間を測定する。この場合、セレクタには切換動作
を行う制御端子が設けられ、この制御端子は半導体装置
の端子の一部に接続され、この端子を介して外部から制
御信号を入力してセレクタを切り換え、被測定回路とテ
スト回路の遅延時間の測定を行う。
【０００９】
【作用】ドライバと半導体装置との間の遅延時間、半導
体装置とコンパレータとの間の遅延時間は、被測定回路
とテスト回路の遅延時間の差をとることにより相殺さ
れ、被測定回路とテスト回路の各遅延時間の差のみが測
定可能となる。したがって、テスト回路における遅延時
間を、被測定回路における遅延時間に対して可及的に小
さくしておけば、大略において被測定回路における遅延
時間のみを測定することが可能となる。
体装置とコンパレータとの間の遅延時間は、被測定回路
とテスト回路の遅延時間の差をとることにより相殺さ
れ、被測定回路とテスト回路の各遅延時間の差のみが測
定可能となる。したがって、テスト回路における遅延時
間を、被測定回路における遅延時間に対して可及的に小
さくしておけば、大略において被測定回路における遅延
時間のみを測定することが可能となる。
【００１０】
【実施例】次に本発明について、図面を参照して説明す
る。図１は本発明の一実施例を示す回路ブロック図であ
る。半導体装置１００は周辺部に複数個の入出力パッド
１０１が配置され、かつその中央部には内部回路１０２
が形成される。内部回路１０２はそれぞれ入出力パッド
１０１に接続される。また、この内部回路１０２とは別
にセレクタ１０３が付設されており、外部からの制御信
号により入力を選択してそれを出力するように構成され
る。この実施例では、セレクタ１０３は２入力１出力の
回路として構成されており、出力端１０３ａが出力パッ
ド１０１ａに接続され、外部制御信号端１０３ｂが入力
パッド１０１ｂに接続されている。そして、前記内部回
路１０２内に形成される被測定回路（パス）１０４の入
力端は入力パッド１０１ｃに接続され、出力端は前記セ
レクタ１０３の一方の入力端１０３ｃに接続される。ま
た、この被測定回路１０４をバイパスするテスト回路
（パス）１０５が設けられ、前記入力パッド１０１ｃと
前記セレクタ１０３の他方の入力端１０３ｄとの間に接
続される。
る。図１は本発明の一実施例を示す回路ブロック図であ
る。半導体装置１００は周辺部に複数個の入出力パッド
１０１が配置され、かつその中央部には内部回路１０２
が形成される。内部回路１０２はそれぞれ入出力パッド
１０１に接続される。また、この内部回路１０２とは別
にセレクタ１０３が付設されており、外部からの制御信
号により入力を選択してそれを出力するように構成され
る。この実施例では、セレクタ１０３は２入力１出力の
回路として構成されており、出力端１０３ａが出力パッ
ド１０１ａに接続され、外部制御信号端１０３ｂが入力
パッド１０１ｂに接続されている。そして、前記内部回
路１０２内に形成される被測定回路（パス）１０４の入
力端は入力パッド１０１ｃに接続され、出力端は前記セ
レクタ１０３の一方の入力端１０３ｃに接続される。ま
た、この被測定回路１０４をバイパスするテスト回路
（パス）１０５が設けられ、前記入力パッド１０１ｃと
前記セレクタ１０３の他方の入力端１０３ｄとの間に接
続される。
【００１１】この構成の半導体装置において、前記被測
定回路１０４における遅延を測定する場合は、ドライバ
１を入力パッド１０１ｃに接続し、発生される信号を入
力パッドから被測定回路１０４とテスト回路１０５に入
力させるようにする。また、コンパレータ２を出力パッ
ド１０１ａに接続し、セレクタ１０３からの出力信号を
入力し、遅延時間を測定するようにする。また、コンパ
レータ２からはセレクタ１０３において入力を選択する
ための制御信号を出力し、この信号を入力パッド１０１
ｂに入力させる。なお、ドライバ１とコンパレータ２と
は図３に示した構成のものをそのまま利用することが可
能である。
定回路１０４における遅延を測定する場合は、ドライバ
１を入力パッド１０１ｃに接続し、発生される信号を入
力パッドから被測定回路１０４とテスト回路１０５に入
力させるようにする。また、コンパレータ２を出力パッ
ド１０１ａに接続し、セレクタ１０３からの出力信号を
入力し、遅延時間を測定するようにする。また、コンパ
レータ２からはセレクタ１０３において入力を選択する
ための制御信号を出力し、この信号を入力パッド１０１
ｂに入力させる。なお、ドライバ１とコンパレータ２と
は図３に示した構成のものをそのまま利用することが可
能である。
【００１２】このように結線を行った上で、先ずドライ
バ１から所定の信号を入力パッド１０１ｃに入力させ
る。このとき、コンパレータ２はセレクタ１０３におい
て被測定回路１０４の出力を入力に選択しておく。これ
により、入力パッド１０１ｃに入力された信号は、被測
定回路１０４を通り、セレクタ１０３で選択され、出力
パッド１０１ａからコンパレータ２に入力される。コン
パレータ２ではこのときの遅延時間を測定する。このと
き測定される遅延時間は、ドライバ１と半導体装置１０
０の入力との間での遅延時間、半導体装置１００内にお
ける被測定回路１０４での遅延時間、及び半導体装置１
００の出力からコンパレータ２までの遅延時間の総和と
なる。
バ１から所定の信号を入力パッド１０１ｃに入力させ
る。このとき、コンパレータ２はセレクタ１０３におい
て被測定回路１０４の出力を入力に選択しておく。これ
により、入力パッド１０１ｃに入力された信号は、被測
定回路１０４を通り、セレクタ１０３で選択され、出力
パッド１０１ａからコンパレータ２に入力される。コン
パレータ２ではこのときの遅延時間を測定する。このと
き測定される遅延時間は、ドライバ１と半導体装置１０
０の入力との間での遅延時間、半導体装置１００内にお
ける被測定回路１０４での遅延時間、及び半導体装置１
００の出力からコンパレータ２までの遅延時間の総和と
なる。
【００１３】次に、コンパレータ２からの制御信号によ
りセレクタ１０３の入力をテスト回路１０５に切り換え
る。そして、前述と同様にドライバ１から信号を発生
し、これを半導体装置１００の入力パッド１０１ｃに入
力し、テスト回路１０５およびセレクタ１０３を通し、
出力パッド１０１ａからコンパレータ２に入力させ、そ
の間の遅延時間を測定する。このとき、コンパレータ２
で測定される遅延時間は、ドライバ１と半導体装置１０
０の入力との間の遅延時間、半導体装置１００内におけ
るテスト回路１０５での遅延時間、及び半導体装置１０
０の出力からコンパレータ２までの遅延時間の総和とな
る。
りセレクタ１０３の入力をテスト回路１０５に切り換え
る。そして、前述と同様にドライバ１から信号を発生
し、これを半導体装置１００の入力パッド１０１ｃに入
力し、テスト回路１０５およびセレクタ１０３を通し、
出力パッド１０１ａからコンパレータ２に入力させ、そ
の間の遅延時間を測定する。このとき、コンパレータ２
で測定される遅延時間は、ドライバ１と半導体装置１０
０の入力との間の遅延時間、半導体装置１００内におけ
るテスト回路１０５での遅延時間、及び半導体装置１０
０の出力からコンパレータ２までの遅延時間の総和とな
る。
【００１４】そこで、コンパレータ２で測定された前者
の遅延時間と後者の遅延時間とを減算をすると、両者
共、ドライバ１から半導体装置１００の入力までの遅延
時間と、半導体装置１００の出力からコンパレータ２ま
での遅延時間は等しいため、結果として減算された残り
の値は、被測定回路１０４とテスト回路１０５との遅延
時間の差となる。これにより、ドライバ１とコンパレー
タ２との間における遅延時間の影響は解消でき、これら
回路の精度によらず、回路の遅延測定を高精度に行うこ
とが可能となる。一般に、テスト回路１０５を可及的に
短く設計しておけば、テスト回路１０５における遅延時
間は被測定回路１０４の遅延時間に比較して十分に小さ
くすることが可能となるため、前記した遅延時間の差を
殆どそのまま被測定回路１０４の遅延時間として測定す
ることが可能となる。
の遅延時間と後者の遅延時間とを減算をすると、両者
共、ドライバ１から半導体装置１００の入力までの遅延
時間と、半導体装置１００の出力からコンパレータ２ま
での遅延時間は等しいため、結果として減算された残り
の値は、被測定回路１０４とテスト回路１０５との遅延
時間の差となる。これにより、ドライバ１とコンパレー
タ２との間における遅延時間の影響は解消でき、これら
回路の精度によらず、回路の遅延測定を高精度に行うこ
とが可能となる。一般に、テスト回路１０５を可及的に
短く設計しておけば、テスト回路１０５における遅延時
間は被測定回路１０４の遅延時間に比較して十分に小さ
くすることが可能となるため、前記した遅延時間の差を
殆どそのまま被測定回路１０４の遅延時間として測定す
ることが可能となる。
【００１５】図２は本発明の第二実施例を示す回路ブロ
ック図であり、ここでは半導体メモリ装置に本発明を適
用し、そのアクセスタイムを高精度に測定する例を示し
てある。即ち、半導体メモリ２００は周辺部に複数の入
出力パッド２０１を配置し、かつ所定の容量のメモリセ
ルアレイ２０２を有している。また、このメモリセルア
レイ２０２にアクセスするためのワード選択回路２０
３、ディジット選択回路２０４、メモリセルアレイに情
報を書込み・読出しするための読出／書込回路２０５、
これを制御するための読出／書込制御回路２０６、読出
した情報を出力するための出力回路２０７を有してい
る。
ック図であり、ここでは半導体メモリ装置に本発明を適
用し、そのアクセスタイムを高精度に測定する例を示し
てある。即ち、半導体メモリ２００は周辺部に複数の入
出力パッド２０１を配置し、かつ所定の容量のメモリセ
ルアレイ２０２を有している。また、このメモリセルア
レイ２０２にアクセスするためのワード選択回路２０
３、ディジット選択回路２０４、メモリセルアレイに情
報を書込み・読出しするための読出／書込回路２０５、
これを制御するための読出／書込制御回路２０６、読出
した情報を出力するための出力回路２０７を有してい
る。
【００１６】そして、３入力１出力のセレクタ２０８を
設け、その出力端２０８ａ，２０８ｂと制御端をそれぞ
れ出力パッド２０１ａと入力パッド２０１ｂに接続し、
かつその第１の入力端２０８ｃには前記出力回路２０７
の出力端を接続している。また、前記ワード選択回路２
０３の入力端が接続される入力パッド２０１ｃにはワー
ド選択回路２０３とメモリセルアレイ２０２をバイパス
するワードテスト回路２０９を接続し、その出力側を前
記セレクタ２０８の第２の入力端２０８ｄに接続する。
同様に、前記デジット選択回路２０４の入力端が接続さ
れる入力パッド２０１ｄにはデジット選択回路２０４や
メモリセルアレイ２０２をバイパスするデジットテスト
回路２１０を接続し、その出力端を前記セレクタ２０８
の第３の入力端２０８ｅに接続する。
設け、その出力端２０８ａ，２０８ｂと制御端をそれぞ
れ出力パッド２０１ａと入力パッド２０１ｂに接続し、
かつその第１の入力端２０８ｃには前記出力回路２０７
の出力端を接続している。また、前記ワード選択回路２
０３の入力端が接続される入力パッド２０１ｃにはワー
ド選択回路２０３とメモリセルアレイ２０２をバイパス
するワードテスト回路２０９を接続し、その出力側を前
記セレクタ２０８の第２の入力端２０８ｄに接続する。
同様に、前記デジット選択回路２０４の入力端が接続さ
れる入力パッド２０１ｄにはデジット選択回路２０４や
メモリセルアレイ２０２をバイパスするデジットテスト
回路２１０を接続し、その出力端を前記セレクタ２０８
の第３の入力端２０８ｅに接続する。
【００１７】そして、前記ワード選択回路２０３が接続
された入力パッド２０１ｃとデジット選択回路２０４が
接続された入力パッド２０１ｄにはそれぞれドライバ１
が接続される。また、セレクタ２０８が接続された出力
パッド２０１ａと入力パッド２０１ｂにはコンパレータ
２が接続される。しかる上で、コンパレータ２からの制
御信号によりセレクタ２０８で第１入力２０８ｃを選択
した上で、ドライバ１からの信号を入力パッド２０１
ｃ，２０１ｄに入力する。これにより、半導体メモリ装
置２００では、ワード選択回路２０３とデジット選択回
路２０４が駆動され、かつ図外の読出／書込選択信号に
より読出／書込制御回路２０５が駆動され、これにより
メモリセルアレイ２０２での読出しや書込みが実行され
る。そして、読出された信号、或いは書込まれる信号は
出力回路２０７を通り、セレクタ２０８を通って出力パ
ッド２０１ａに出力され、更にコンパレータ２に入力さ
れる。これにより、ドライバ１から半導体メモリ装置２
００を通り、コンパレータ２に至る遅延時間が測定され
る。
された入力パッド２０１ｃとデジット選択回路２０４が
接続された入力パッド２０１ｄにはそれぞれドライバ１
が接続される。また、セレクタ２０８が接続された出力
パッド２０１ａと入力パッド２０１ｂにはコンパレータ
２が接続される。しかる上で、コンパレータ２からの制
御信号によりセレクタ２０８で第１入力２０８ｃを選択
した上で、ドライバ１からの信号を入力パッド２０１
ｃ，２０１ｄに入力する。これにより、半導体メモリ装
置２００では、ワード選択回路２０３とデジット選択回
路２０４が駆動され、かつ図外の読出／書込選択信号に
より読出／書込制御回路２０５が駆動され、これにより
メモリセルアレイ２０２での読出しや書込みが実行され
る。そして、読出された信号、或いは書込まれる信号は
出力回路２０７を通り、セレクタ２０８を通って出力パ
ッド２０１ａに出力され、更にコンパレータ２に入力さ
れる。これにより、ドライバ１から半導体メモリ装置２
００を通り、コンパレータ２に至る遅延時間が測定され
る。
【００１８】次いで、コンパレータ２からの制御信号に
よりセレクタ２０８で第２及び第３入力２０３ｄ，２０
３ｅのいずれかを選択し、同様な遅延時間の測定を行
う。これにより、ドライバ１からの信号は入力パッド２
０１ｃ，２０１ｄからそれぞれテスト回路２０９，２１
０を通り、更にセレクタ２０８を通って出力パッド２０
１ａに出力され、コンパレータ２に入力されてその遅延
時間が測定される。したがって、前者の遅延時間と後者
の遅延時間とを減算すると、第一実施例の場合と同様
に、ドライバ１から半導体メモリ装置２００までの遅延
時間と、半導体メモリ装置２００からコンパレータ２ま
での遅延時間が相殺され、結果としてメモリセルアレイ
２０２へのアクセス動作時の遅延時間とテスト回路２０
９，２１０を通った際の遅延時間との差を求めることが
できる。これにより、テスト回路２０９，２１０での遅
延時間が他方の遅延時間に比較して可及的に小さくなる
ように設計を行えば、前者の測定遅延時間がそのまま半
導体メモリ装置２００におけるアクセス時間の遅延時間
として測定することが可能となる。このため、ドライバ
１やコンパレータ２の精度によらず、回路の遅延測定を
高精度に行うことが可能となる。
よりセレクタ２０８で第２及び第３入力２０３ｄ，２０
３ｅのいずれかを選択し、同様な遅延時間の測定を行
う。これにより、ドライバ１からの信号は入力パッド２
０１ｃ，２０１ｄからそれぞれテスト回路２０９，２１
０を通り、更にセレクタ２０８を通って出力パッド２０
１ａに出力され、コンパレータ２に入力されてその遅延
時間が測定される。したがって、前者の遅延時間と後者
の遅延時間とを減算すると、第一実施例の場合と同様
に、ドライバ１から半導体メモリ装置２００までの遅延
時間と、半導体メモリ装置２００からコンパレータ２ま
での遅延時間が相殺され、結果としてメモリセルアレイ
２０２へのアクセス動作時の遅延時間とテスト回路２０
９，２１０を通った際の遅延時間との差を求めることが
できる。これにより、テスト回路２０９，２１０での遅
延時間が他方の遅延時間に比較して可及的に小さくなる
ように設計を行えば、前者の測定遅延時間がそのまま半
導体メモリ装置２００におけるアクセス時間の遅延時間
として測定することが可能となる。このため、ドライバ
１やコンパレータ２の精度によらず、回路の遅延測定を
高精度に行うことが可能となる。
【００１９】
【発明の効果】以上説明したように本発明は、遅延時間
の測定が行われる被測定回路と、被測定回路と入力端を
共通にしてその被測定回路をバイパスするテスト回路
と、被測定回路の出力端とテスト回路の出力端とを選択
して出力するセレクタとを備えるので、被測定回路にお
ける遅延時間とテスト回路における遅延時間を比較して
その差をとることにより、測定装置側の遅延時間の影響
を解消した高精度な遅延時間の測定を実現することがで
きる効果がある。また、本発明方法は、セレクタを被測
定回路とテスト回路とで切り換えながらドライバとコン
パレータとで被測定回路とテスト回路の遅延時間を測定
し、かつ両遅延時間の差をとって被測定回路の遅延時間
を測定するので、被測定回路の遅延時間とテスト回路の
遅延時間を略同時に測定でき、測定された遅延時間の差
をとることにより、ドライバやコンパレータにおける遅
延時間の影響を解消した高か精度の遅延時間の測定が実
現できる効果がある。
の測定が行われる被測定回路と、被測定回路と入力端を
共通にしてその被測定回路をバイパスするテスト回路
と、被測定回路の出力端とテスト回路の出力端とを選択
して出力するセレクタとを備えるので、被測定回路にお
ける遅延時間とテスト回路における遅延時間を比較して
その差をとることにより、測定装置側の遅延時間の影響
を解消した高精度な遅延時間の測定を実現することがで
きる効果がある。また、本発明方法は、セレクタを被測
定回路とテスト回路とで切り換えながらドライバとコン
パレータとで被測定回路とテスト回路の遅延時間を測定
し、かつ両遅延時間の差をとって被測定回路の遅延時間
を測定するので、被測定回路の遅延時間とテスト回路の
遅延時間を略同時に測定でき、測定された遅延時間の差
をとることにより、ドライバやコンパレータにおける遅
延時間の影響を解消した高か精度の遅延時間の測定が実
現できる効果がある。
【図１】本発明の一実施例の回路ブロック図である。
【図２】本発明の第二実施例の回路ブロック図である。
【図３】従来のタイミング補正システムのブロック図で
ある。
ある。
【図４】従来の遅延時間の補正を行うシステムのブロッ
ク図である。
ク図である。
１ 入力信号発生回路（ドライバ） ２ 出力信号判定回路（コンパレータ） １００ 半導体装置 １０１ 入出力パッド １０２ 内部回路 １０３ セレクタ １０４ 被測定回路 １０５ テスト回路
Claims (4)
- 【請求項１】 遅延時間の測定が行われる被測定回路を
含む半導体装置において、前記被測定回路と入力端を共
通にしてその被測定回路をバイパスするテスト回路と、
前記被測定回路の出力端とテスト回路の出力端とを選択
して出力するセレクタとを備えることを特徴とする半導
体装置。 - 【請求項２】 セレクタは外部制御信号によって被測定
回路とテスト回路とを選択するように構成してなる請求
項１の半導体装置。 - 【請求項３】 遅延時間の測定が行われる被測定回路
と、前記被測定回路と入力端を共通にしてその被測定回
路をバイパスするテスト回路と、前記被測定回路の出力
端とテスト回路の出力端とを選択して出力するセレクタ
とを備える半導体装置に対し、前記被測定回路とテスト
回路の共通入力端には入力信号発生回路を接続して所定
の信号を入力させ、セレクタの出力端には出力信号判定
回路を接続して出力される信号を検出し、前記セレクタ
を切り換えながら前記入力信号発生回路と出力信号判定
回路とで前記被測定回路とテスト回路の遅延時間を測定
し、かつ両遅延時間の差をとることにより前記被測定回
路の遅延時間を測定することを特徴とする半導体装置の
遅延時間測定方法。 - 【請求項４】 セレクタには切換動作を行う制御端子が
設けられ、この制御端子は半導体装置の端子の一部に接
続され、この端子を介して外部から制御信号を入力して
セレクタを切り換え、被測定回路とテスト回路の遅延時
間の測定を行う請求項３の半導体装置の遅延時間測定方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261694A JPH0792235A (ja) | 1993-09-25 | 1993-09-25 | 半導体装置及びその遅延時間測定方法 |
| EP94115037A EP0645638A1 (en) | 1993-09-25 | 1994-09-23 | Method of measuring delay time in semiconductor device |
| US08/781,921 US5675265A (en) | 1993-09-25 | 1996-12-30 | Method of measuring delay time in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261694A JPH0792235A (ja) | 1993-09-25 | 1993-09-25 | 半導体装置及びその遅延時間測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0792235A true JPH0792235A (ja) | 1995-04-07 |
Family
ID=17365419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261694A Pending JPH0792235A (ja) | 1993-09-25 | 1993-09-25 | 半導体装置及びその遅延時間測定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5675265A (ja) |
| EP (1) | EP0645638A1 (ja) |
| JP (1) | JPH0792235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
| KR20190140704A (ko) * | 2018-06-12 | 2019-12-20 | 삼성전자주식회사 | 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3616247B2 (ja) * | 1998-04-03 | 2005-02-02 | 株式会社アドバンテスト | Ｉｃ試験装置におけるスキュー調整方法及びこれに用いる疑似デバイス |
| JP4201878B2 (ja) * | 1998-05-07 | 2008-12-24 | 株式会社ルネサステクノロジ | 半導体装置及び試験ボード |
| GB9910942D0 (en) * | 1999-05-11 | 1999-07-14 | Sgs Thomson Microelectronics | Response time measurement |
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-
1993
- 1993-09-25 JP JP5261694A patent/JPH0792235A/ja active Pending
-
1994
- 1994-09-23 EP EP94115037A patent/EP0645638A1/en not_active Withdrawn
-
1996
- 1996-12-30 US US08/781,921 patent/US5675265A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5675265A (en) | 1997-10-07 |
| EP0645638A1 (en) | 1995-03-29 |
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