JPH09166649A - Ｉｃテストシステムにおけるｉ／ｏピン測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＵＴの出力パルス遷移エッジの検出とＤＵ
Ｔのハイ・インピーダンス状態を正しく検出できるよう
にする。 【解決手段】 Ｉ／Ｏピン測定回路のＩ／Ｏ線路３０の
電荷を高速に放電させて終端電圧へのセットリングを速
めるため、ＶＴＴ終端回路５０とＩ／Ｏ線路３０を高速
に結合した後切り離す。ＤＵＴの出力パルス遷移エッジ
の検出を行う場合、測定用ステップ１１からステップ１
７を順次実行する中でステップ１３を行い次にドライバ
１０の出力停止後コントロール・ＶＴＴ終端信号４２を
ハイレベルにした後ロウレベルにする測定用ステップ１
３１を測定用ステップ１３とステップ１４の間に制御手
段として設けた。ＤＵＴの出力パルス遷移エッジとＤＵ
Ｔのハイ・インピーダンス状態を正しく検出できる手段
を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣテストシステ
ムの分野で利用するＩ／Ｏピン測定方法に関する。

【０００２】

【従来の技術】ＩＣのテストは、パターン発生器から発
生されるテスト・パターンをタイミング発生器から出力
されるクロック・タイミング信号によって整時し、被試
験デバイス（以下ＤＵＴと称す）に印加する。パターン
・ベクタの印加によって発生されるＤＵＴの出力信号を
コンパレータとパターン比較器（デジタル・コンペア）
によって、期待値と比較して一致・不一致を検出する。

【０００３】Ｉ／Ｏピンを有するＤＵＴをテストする場
合、デバイスの状態に合わせてテスタのドライバをリア
ルタイムにＯＮ／ＯＦＦ（ハイ・インピーダンス状態）
する。それはＤＵＴのＩ／Ｏピンにテスタ側のドライバ
とコンパレータをＩ／Ｏ線路を介して接続する、ドライ
バがイネーブルになっているとき、この状態ではＤＵＴ
の出力と、ドライバ出力がぶつかるので比較サイクルで
は、ドライバ出力を高速に止める必要がある、ドライバ
・イネーブル信号で制御してドライバをリアルタイムに
ＯＮ／ＯＦＦしている。

【０００４】従来技術によるＤＵＴ出力パルス遷移エッ
ジの検出とＤＵＴのハイ・インピーダンス状態の検出を
行うＩ／Ｏピン測定回路のブロック図を図１３に示して
説明する。ＤＵＴのＩ／Ｏピンとテスタ側のドライバＤ
Ｒ１０はスイッチＳＷ６と接続したＩ／Ｏ線路３０で接
続され、ドライバ・イネーブル信号ＤＲＥ４０によって
スイッチ６は制御される。ＤＵＴのＩ／Ｏピンの出力を
Ｉ／Ｏ線路３０を介して接続されたハイ側コンパレータ
ＨＣＰ８０とロウ側コンパレータＬＣＰ８１により比較
値と比較する。比較基準値はハイ側コンパレータ８０に
ハイ側基準電圧ＶＯＨ８２と、ロウ側コンパレータ８１
にロウ側基準電圧ＶＯＬ８３を設定する。

【０００５】ＤＵＴ負荷のために用意されたプログラム
可能なハイレベル電流ＩＨとロウレベル電流ＩＬの２種
類の定電流源であるプログラマブル・ロードＰＬ７０は
スイッチＳＷ７を介してＩ／Ｏ線路３０と接続され、コ
ントロール・プログラマブル・ロード信号ＣＰＬ７１に
よってスイッチＳＷ７は制御される。プログラマブル・
ロード７０は終端電圧ＶＴＴ６０により、ＤＵＴの出力
電流に見合ったハイレベル電流ＩＨとロウレベル電流Ｉ
Ｌを出力する。ＶＴＴ終端回路５０はスイッチＳＷ８を
介してＩ／Ｏ線路３０と接続され、コントロール・ＶＴ
Ｔ終端信号ＣＶＴＴ４２によってスイッチＳＷ８は制御
される。ＶＴＴ終端電圧６１を印加するドライバ９はス
イッチＳＷ８を介してＩ／Ｏ線路３０と接続されてい
る。

【０００６】図７はＤＵＴ出力パルスの遷移エッジ検出
のハイ側の測定方法のステップを示したフローチャート
である、図１３と共に以下に説明する。ＤＵＴの出力パ
ルス遷移エッジの検出は測定用手順に沿ってステップ１
１からステップ１７まで順番に実行される。ステップ１
１で試験条件を設定する。パターン発生器に印加論理デ
ータ「１」を設定して、パターン比較器に期待値「Ｈ」
を設定する。ストローブ信号のスタート時刻をＴ１とス
トップ時刻をＴ３と設定する。

【０００７】例えばロウ側の測定の場合はパターン発生
器に印加論理データ「０」を設定して、パターン比較器
に期待値「Ｌ」を設定して、ストローブ信号のスタート
時刻をＴ１とストップ時刻をＴ３と設定する。ステップ
１２でＤＵＴにパターンを印加する。ドライバ・イネー
ブル信号４０をハイレベルにしてドライバ１０をＯＮ、
コントロール・プログラマブル・ロード信号７１をロウ
レベルにしてプログラマブル・ロード７０をＯＦＦにし
て、コントロール・ＶＴＴ終端信号４２はロウレベルに
して、ＶＴＴ終端回路５０をＯＦＦにする。

【０００８】ステップ１３でドライバ１０の出力停止と
ＤＵＴにプログラマブル・ロード７０による適正負荷を
与える。ドライバ・イネーブル信号４０をロウレベルに
してドライバ１０をＯＦＦにする、コントロール・プロ
グラマブル・ロード信号７１をハイレベルにしてプログ
ラマブル・ロード７０をＯＮにして、コントロール・Ｖ
ＴＴ終端信号４２はロウレベルのままにしておきＶＴＴ
終端回路５０をＯＦＦにする。ステップ１４でハイ側コ
ンパレータ８０により比較する。ハイ側コンパレータ８
０のハイ側基準電圧８２に対して、ＤＵＴの出力パルス
の電圧レベルが高いか、低いかを比較する。例えばロウ
側の測定の場合はロウ側コンパレータ８１により比較す
る。ロウ側コンパレータ８１のロウ側基準電圧８３に対
して、ＤＵＴの出力パルスの電圧レベルが高いか、低い
かを比較する。

【０００９】ステップ１５でＤＵＴ遷移エッジ検出の判
断をする。ストローブ信号の時刻Ｔ１からＴ２の間でテ
ストの結果がＦＡＩＬからＰＡＳＳに変化した場合はＤ
ＵＴ遷移エッジを正常に検出できたと判断してプログラ
ムを終了する。時刻Ｔ１からＴ２の間でテストの結果が
変化しない場合は、次のステップを実行する。ステップ
１６でストローブ信号の位置を変更する。ストローブ信
号の位置を△Ｔだけ進める。ステップ１７でストローブ
信号の走査がストップ時刻Ｔ３を越えたか判断する。ス
トローブ信号が時刻Ｔ３を越えない場合はステップ１２
に戻して再測定を行う。ストローブ信号が時刻Ｔ３を越
えた場合、ＤＵＴ遷移エッジは検出できなかったと判断
してプログラムを終了する。

【００１０】ドライバの出力とＤＵＴ出力パルスの遷移
エッジ検出のタイミングチャートを図８に示す、図１３
と共に以下に説明する。ドライバ１０の出力はハイ側、
ロウ側共に正常に出力されるが、ドライバ１０の出力を
ＯＦＦとしてプログラマブル・ロード７０をＯＮとした
場合、プログラマブル・ロード７０がＩ／Ｏ線路３０の
電荷の放電を開始しても終端電圧６０のレベルにセット
リングするまで時間がかかる。それはＤＵＴの電流駆動
能力が小さく、結果としてプログラマブル・ロード７０
による負荷電流ＩＨとＩＬをそれ以下にしか設定出来な
いため終端電圧６０へのセットリングが非常に遅くな
る。ドライバ１０の出力が終端電圧６０にセットリング
する前にＤＵＴの出力が出力され波形が重なるので、決
められたタイミングで測定用のストローブ・エッジが立
つが正しい測定が出来ない。従ってＤＵＴの出力モード
が正常であってもＩ／Ｏ線路３０の電荷の放電が完全に
行われない状態ではＤＵＴ出力パルスの遷移エッジは検
出できない。ＤＵＴの出力モードが異常であっても、セ
ットリングしていないドライバ１０の出力をＤＵＴ出力
と誤認していまい、不良ＩＣの除去ができない。

【００１１】図９はドライバの出力とＤＵＴ出力パルス
の遷移エッジ検出のハイ側部分について示したタイミン
グチャートである、図１３と共に以下に説明する。ドラ
イバ１０の出力はハイ側、ロウ側共に正常に出力される
なかで説明の重複を避けるためハイ側部分を説明する。
ハイ側部分の検出したい遷移エッジ点１００はＤＵＴの
Ｉ／Ｏピンの出力がハイ側コンパレータ８０に設定した
ハイ側比較値と等しくなる点である。ハイ側基準電圧８
２と比較をする際ＤＵＴの出力パルス遷移エッジが時刻
Ｔ１ではハイ側基準電圧８２以下のＦＡＩＬ領域であっ
て時刻Ｔ２ではハイ側基準電圧８２以上に遷移するＰＡ
ＳＳの領域の場合、ＤＵＴ出力遷移エッジが検出できた
と判断する。

【００１２】ドライバ１０の出力は正常に出力され、ハ
イ側コンパレータ８０に設定したハイ側比較値と比較す
る際、ドライバ１０の出力をＯＦＦとしてプログラマブ
ル・ロード７０をＯＮとする。ＤＵＴの出力パルスと比
較を開始する迄にはドライバ１０の出力がＯＦＦとなっ
ているので終端電圧６０になっていなくてはならない
が、プログラマブル・ロード７０による負荷電流ＩＨと
ＩＬの設定が小さいため終端電圧６０へのセットリング
が非常に遅い。プログラマブル・ロード７０がＩ／Ｏ線
路３０の電荷の放電を開始しても終端電圧６０のレベル
にセットリングするまで時間がかかる。

【００１３】終端電圧６０にセットリングする前にＤＵ
Ｔの出力パルスが出力されるので、テスト結果はストロ
ーブ信号の位置の時刻Ｔ１、Ｔ２、Ｔ３においてエッジ
が立つがすべてＰＡＳＳとなってＤＵＴの出力パルス遷
移エッジは検出できない。すなわちＤＵＴの出力モード
が正常であってもＩ／Ｏ線路３０の電荷の放電が完全に
行われないと遷移エッジの検出が出来ない。

【００１４】図１０はハイ・インピーダンス状態の測定
方法のステップを示したフローチャートである、図１３
と共に以下に説明する。説明の重複を避けるためハイ側
部分を説明する。ＤＵＴのハイ・インピーダンス状態の
検出は測定用手順に沿ってステップ１８からステップ２
１まで順番に実行される。ステップ１８で試験条件を設
定する。パターン比較器にハイ・インピーダンス状態の
期待値を設定し、ストローブ信号を時刻Ｔに設定する。
ステップ１９でドライバ１０の出力を停止してプログラ
マブル・ロード７０によりＤＵＴに適正負荷をあたえ
る。ドライバ・イネーブル信号４０をロウレベルにして
ドライバ１０をＯＦＦにして、コントロール・プログラ
マブル・ロード信号７１をハイレベルにしてプログラマ
ブル・ロードＰＬ７０をＯＮにする、コントロール・Ｖ
ＴＴ終端信号４２をロウレベルにして、ＶＴＴ終端回路
５０をＯＦＦにする。ステップ２０でＤＵＴの出力電圧
をハイ側コンパレータ８０とロウ側コンパレータ８１に
より比較する。ハイ側コンパレータ８０のハイ側基準電
圧８２と、ロウ側コンパレータ８１のロウ側基準電圧８
３とＤＵＴの出力電圧とをストローブ信号で時刻Ｔにお
いて比較する。

【００１５】ステップ２１でハイ側コンパレータ８０と
ロウ側コンパレータ８１の比較結果が共にＦＡＩＬした
か判断する。ストローブ信号で時刻Ｔにおいて比較した
とき、ハイ側基準電圧８２とロウ側基準電圧８３の間に
ＤＵＴの出力電圧が入っている状態、つまりハイ側基準
電圧８２に対して高い電圧をＰＡＳＳ領域、低い電圧を
ＦＡＩＬ領域と呼び、ロウ側基準電圧８３に対して高い
電圧をＦＡＩＬ領域、低い電圧をＰＡＳＳ領域と呼ん
で、ＤＵＴの出力電圧がハイ側基準電圧８２に対してＦ
ＡＩＬ領域で尚かつロウ側基準電圧８３に対してもＦＡ
ＩＬ領域であればテスト結果はＰＡＳＳとなり、ＤＵＴ
のハイ・インピーダンス状態を検出できる。

【００１６】図１１はＤＵＴのハイ・インピーダンス状
態の検出のタイミングチャートを示す、図１３と共に以
下に説明する。ＤＵＴの出力をＯＮとして、ドライバ１
０の出力をＯＦＦとしてプログラマブル・ロード７０を
ＯＮとする。Ｉ／Ｏ線路３０の電荷の放電は上記の通り
で終端電圧６０へのセットリングが非常に遅くなる。Ｄ
ＵＴの出力が終端電圧６０へのセットリングする前に決
められたタイミングで測定開始のストローブ信号のエッ
ジが立つがＤＵＴはハイ・インピーダンス状態でないと
判断される。すなわちＤＵＴがハイ・インピーダンス状
態であってもＩ／Ｏ線路３０の電荷の放電が完全に行わ
れないとＤＵＴのハイ・インピーダンス状態を検出でき
ない。

【００１７】図１２はＤＵＴのハイ・インピーダンス状
態の検出のハイ側部分のタイミングチャートを示す、図
１３と共に以下に説明する。説明の重複を避けるためハ
イ側部分を説明する。ＤＵＴの出力電圧はストローブ信
号のエッジが時刻Ｔではハイ側基準電圧８２に対してＰ
ＡＳＳの領域でロウ側基準電圧８３に対してＦＡＩＬの
領域にあるのでテスト結果はＦＡＩＬとなってＤＵＴの
ハイ・インピーダンス状態を検出できない。ＤＵＴのハ
イ・インピーダンス状態を検出するためにドライバ１０
の出力を停止してプログラマブル・ロード７０よりＤＵ
Ｔに適正負荷をあたえているが、プログラマブル・ロー
ド７０がＩ／Ｏ線路３０の電荷の放電を開始しても終端
電圧６０のレベルにセットリングするまで時間がかか
る。それはプログラマブル・ロード７０による負荷電流
ＩＨとＩＬの設定が小さいため終端電圧６０へのセット
リングが非常に遅くなっているのでストローブ信号が時
刻Ｔでは終端電圧６０に向けてＩ／Ｏ線路３０の電荷の
放電途中の段階にあってＤＵＴのハイ・インピーダンス
状態を検出できない状態にあることを示す。

【００１８】ＩＣテストシステムの作動のための基本ク
ロックは数百ＭＨＺと早く高速に切り換えられるため、
Ｉ／Ｏ線路の入力容量にチャージされた電荷が残る。完
全に電荷が放電されない状態で例えばＤＵＴから出力が
あるとＤＵＴの遷移エッジやハイ・インピーダンス状態
を正しく測定できない。ＤＵＴの出力電流ハイレベル電
流ＩＯＨとロウレベル電流ＩＯＬが小さいとプログラマ
ブル・ロード７０の負荷電流のハイレベル電流ＩＨとロ
ウレベル電流ＩＬの設定もそれ以下に制限されるため終
端電圧６０へのセットリングが非常に遅くなる。

【００１９】

【発明が解決しようとする課題】ＤＵＴ出力パルス遷移
エッジの検出とＤＵＴのハイ・インピーダンス状態の検
出にあたってＩ／Ｏピン測定回路のプログラマブル・ロ
ードがＩ／Ｏ線路の電荷の放電を開始しても終端電圧の
レベルにセットリングするまで時間がかかる、それはプ
ログラマブル・ロードによる負荷電流ＩＨとＩＬが小さ
いとき終端電圧へのセットリングが非常に遅くなるとい
う問題があった。終端電圧へのセットリング時間が例え
ば数μｓから数ｍｓと長いため終端電圧へセットリング
しないうちにＤＵＴの出力が出力されるので、決められ
たタイミングで測定開始のストローブ・エッジが立つて
も遷移エッジが見つからないとして、ＤＵＴの出力モー
ドが正常であっても測定できないと判断されるという問
題があった。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明のＩ／Ｏピン測定方法は次のように従来から
終端用に使用されるＶＴＴ終端回路を制御してＩ／Ｏ線
路の電荷を放電させる手段を取った。 １、ＤＵＴ出力パルス遷移エッジの検出はＩ／Ｏピン測
定ステップ１１からステップ１７の中に本測定ステップ
を設ける。それはＶＴＴ終端回路をＩ／Ｏ線路に高速に
結合させてＩ／Ｏ線路に蓄えられた電荷を放電させその
後に切り離す測定ステップで、それは従来のＩ／Ｏピン
測定ステップのステップ１３とステップ１４の測定ステ
ップの間に本発明の測定ステップを設けて強制的にＶＴ
Ｔ終端回路を高速に結合させてＩ／Ｏ線路の電荷の放電
を行いその後に切り離すという測定法である。

【００２１】２、ＤＵＴのハイ・インピーダンス状態の
検出はＩ／Ｏピン測定ステップ１８からステップ２１の
中に本測定ステップを設ける。それはＶＴＴ終端回路を
Ｉ／Ｏ線路に高速に結合させてＩ／Ｏ線路に蓄えられた
電荷を放電させその後に切り離す測定ステップで、それ
は従来のＩ／Ｏピン測定ステップのステップ１９とステ
ップ２０の測定ステップの間に本発明の測定ステップを
設けて強制的にＶＴＴ終端回路を高速に結合させてＩ／
Ｏ線路の電荷の放電を行いその後切り離すという測定法
である。

【００２２】

【発明の実施の形態】以下にこの発明の実施の形態を実
施例と共に詳細に説明する。

【００２３】

【実施例】本発明のＩ／Ｏピン測定方法について説明を
する。ドライバ１０の出力はハイ側、ロウ側共に正常に
出力されるなかで説明の重複を避けるためハイ側部分を
説明する。図１は一実施例によるＤＵＴ出力パルス遷移
エッジの検出のＩ／Ｏピン測定方法のステップを示した
フローチャートである、図１３と共に以下に説明する。
ＤＵＴの出力パルス遷移エッジの検出は測定用手順に沿
ってステップ１１からステップ１７まで順番に実行され
る測定方法において、ステップ１３とステップ１４のス
テップの間に本発明のステップ１３１を挿入した。ステ
ップ１１で試験条件を設定する。パターン発生器に印加
論理データ「１」を設定して、パターン比較器に期待値
「Ｈ」を設定する、ストローブ信号のスタート時刻をＴ
１とストップ時刻をＴ３と設定する。例えばロウ側の測
定の場合はパターン発生器に印加論理データ「０」を設
定して、パターン比較器に期待値「Ｌ」を設定して、ス
トローブ信号のスタート時刻をＴ１、ストップ時刻をＴ
３と設定する。

【００２４】ステップ１２でＤＵＴにパターンを印加す
る。ドライバ・イネーブル信号４０をハイレベルにし
て、ドライバ１０をＯＮ、コントロール・プログラマブ
ル・ロード信号７１をロウレベルにして、プログラマブ
ル７０をＯＦＦ、コントロール・ＶＴＴ終端信号をロウ
レベルにしてＶＴＴ終端回路５０をＯＦＦにする。ステ
ップ１３でドライバ１０の出力停止とＤＵＴにプログラ
マブル・ロード７０による適正負荷を与える。ドライバ
・イネーブル信号４０をロウレベルにしてドライバ１０
をＯＦＦ、コントロール・プログラマブル・ロード信号
７１をハイレベルにしてプログラマブル・ロード７０を
ＯＮ、コントロール・ＶＴＴ終端信号４２はロウレベル
の状態にしておきＶＴＴ終端回路５０をＯＦＦにする。

【００２５】ステップ１３１でドライバ１０の出力停止
後コントロール・ＶＴＴ終端信号４２をハイレベルにし
てその後ロウレベルにする。つまりＶＴＴ終端回路５０
とＩ／Ｏ線路３０を高速に結合してその後切り離す。

【００２６】ステップ１４でハイ側コンパレータ８０に
より比較する。ハイ側コンパレータ８０のハイ側基準電
圧８２に対して、ＤＵＴの出力パルスの電圧レベルが高
いか、低いかを比較する。例えばロウ側の測定の場合は
ロウ側コンパレータ８１により比較する。ロウ側コンパ
レータ８１のロウ側基準電圧８３に対して、ＤＵＴの出
力パルスの電圧レベルが高いか、低いかを比較する。ス
テップ１５で遷移エッジの検出の判断をする。ストロー
ブ信号の時刻Ｔ１からＴ２の間でテストの結果がＦＡＩ
ＬからＰＡＳＳに変化した場合はＤＵＴ遷移エッジを正
常に検出できたと判断してプログラムを終了する。時刻
Ｔ１からＴ２の間でテストの結果が変化しない場合は次
のステップを実行する。

【００２７】ステップ１６でストローブ信号の位置を変
更する。ストローブ信号の位置を△Ｔだけ進める。ステ
ップ１７でストローブ信号の走査がストップ時刻Ｔ３を
越えたか判断をする。ストローブ信号が時刻Ｔ３を越え
ない場合はステップ１２に戻して再測定を行う。ストロ
ーブ信号がＴ３を越えた場合、ＤＵＴ遷移エッジは検出
できなかったと判断してプログラムを終了する。

【００２８】図２はドライバ出力とＤＵＴ出力の遷移エ
ッジ検出のタイミングチャートを示す、図１３と共に以
下に説明する。ドライバ１０の出力をＩ／Ｏ線路３０を
介してＤＵＴに入力する、その際はプログラマブル・ロ
ード７０のスイッチ７はＯＦＦされている。次にＤＵＴ
の出力を測定するためドライバ１０の出力スイッチ６を
ＯＦＦとしてプログラマブル・ロード７０のスイッチ７
をＯＮにして、さらにＩ／ＯピンＶＴＴ終端回路５０の
スイッチ８をＯＮしてＩ／Ｏ線路３０の電荷を強制的に
放電する。これにより終端電圧への急速なセットリング
の状態が得られるのでＤＵＴ出力の遷移エッジが検出で
きる。

【００２９】ドライバ１０の出力はハイ側、ロウ側共に
正常に出力されるなかで説明の重複を避けるためハイ側
部分を説明する。図３はドライバの出力とＤＵＴ出力パ
ルスの遷移エッジ検出のハイ側部分について示したタイ
ミングチャートである。ハイ側部分の検出したい遷移エ
ッジ点１０１はＤＵＴのＩ／Ｏピンの出力がハイ側コン
パレータ８０に設定したハイ側比較値と等しくなる点で
ある。

【００３０】ストローブ信号の時刻Ｔ１より前の時刻に
おいて、即ちドライバ１０の出力停止後コントロール・
ＶＴＴ終端信号４２をハイレベルにした後ロウレベルに
するため強制的にＶＴＴ終端回路を高速に結合させてＩ
／Ｏ線路の電荷の放電を行いその後切り離すことになる
のでドライバ１０の出力は高速に終端電圧レベルに達す
る。ＤＵＴの出力パルス遷移エッジが時刻Ｔ１ではハイ
側基準電圧８２以下のＦＡＩＬ領域であって時刻Ｔ２で
はハイ側基準電圧８２以上に遷移するＰＡＳＳ領域の場
合、ＤＵＴ出力遷移エッジが検出できたと判断する。

【００３１】図４は一実施例によるＤＵＴのハイ・イン
ピーダンス状態の測定方法のステップを示したフローチ
ャートである、図１３と共に以下に説明する。説明の重
複を避けるためハイ側部分を説明する。ＤＵＴのハイ・
インピーダンス状態の検出は測定用手順に沿ってステッ
プ１８からステップ２１まで順番に実行される。ステッ
プ１９とステップ２０のステップの間に本発明のステッ
プ１９１を挿入した。

【００３２】ステップ１８で試験条件を設定する。パタ
ーン比較器にハイ・インピーダンス状態の期待値を設定
し、ストローブ信号を時刻Ｔに設定する。ステップ１９
でドライバ１０の出力を停止してプログラマブル・ロー
ド７０によりＤＵＴに適正負荷をあたえる。ドライバ・
イネーブル信号４０をロウレベルにして、ドライバ１０
をＯＦＦにする、コントロール・プログラマブル・ロー
ド信号７１をハイレベルにしてプログラマブル・ロード
７０をＯＮにする、コントロール・ＶＴＴ終端信号４２
をロウレベルにしてＶＴＴ終端回路５０をＯＦＦにす
る。

【００３３】ステップ１９１でＶＴＴ終端回路とＩ／Ｏ
線路を高速に結合した後切り離す。ドライバ１０の出力
停止後コントロール・ＶＴＴ終端信号４２をハイレベル
にした後ロウレベルにする。

【００３４】ステップ２０でＤＵＴの出力電圧をハイ側
コンパレータ８０とロウ側コンパレータ８１により比較
する。ハイ側コンパレータ８０のハイ側基準電圧８２
と、ロウ側コンパレータ８１のロウ側基準電圧８３とＤ
ＵＴの出力電圧とをストローブ信号で時刻Ｔにおいて比
較する。

【００３５】ステップ２１でハイ側コンパレータ８０及
びロウ側コンパレータ８１の比較結果が共にＦＡＩＬし
たか判断する。ストローブ信号で時刻Ｔにおいて比較し
たとき、ハイ側基準電圧８２とロウ側基準電圧８３の間
にＤＵＴの出力電圧が入っている状態、つまりハイ側基
準電圧８２に対して高い電圧をＰＡＳＳ領域、低い電圧
をＦＡＩＬ領域と呼び、ロウ側基準電圧８３に対して高
い電圧をＦＡＩＬ領域、低い電圧をＰＡＳＳ領域と呼ん
で、ＤＵＴの出力電圧がハイ側基準電圧８２に対してＦ
ＡＩＬ領域で尚かつロウ側基準電圧８３に対してもＦＡ
ＩＬ領域であればテスト結果はＰＡＳＳとなり、ＤＵＴ
のハイ・インピーダンス状態を検出できる。

【００３６】図５はＤＵＴのハイ・インピーダンス状態
の検出のタイミングチャートを示す、図１３と共に以下
に説明する。ＤＵＴの出力をＯＮとして、ドライバ１０
の出力をＯＦＦとしてプログラマブル・ロード７０をＯ
Ｎとする。Ｉ／Ｏ線路３０の電荷の放電は上記の通りで
ＤＵＴの出力停止から終端電圧６０へのセットリングが
非常に速くなるので、ＤＵＴのハイ・インピーダンス状
態が検出できないという問題は解消した。

【００３７】図６はＤＵＴのハイ・インピーダンス状態
の検出のハイ側部分のタイミングチャートを示す、図１
３と共に以下に説明する。説明の重複を避けるためハイ
側部分を説明する。ＶＴＴ終端回路とＩ／Ｏ線路を高速
に結合した後切り離す。即ちドライバ１０の出力停止後
コントロール・ＶＴＴ終端信号４２をハイレベルにした
後ロウレベルにする、それはドライバ９をＯＮからＯＦ
ＦにするのでＤＵＴの出力停止後、終端電圧６０へのセ
ットリングが非常に速くなりストローブ信号のエッジが
設定された時刻Ｔで正確にハイ・インピーダンス状態を
検出できるようになった。

【００３８】

【発明の効果】本発明のＩ／Ｏピン測定方法によりＩ／
Ｏ線路の電荷を強制的に放電させ終端電圧への急速なセ
ットリングの状態が得られるようになった。これにより
ＤＵＴ出力パルス遷移エッジとＤＵＴのハイ・インピー
ダンス状態が正しく検出できるようになった。従って、
本発明は非常に有用であり、その技術的効果は非常に大
である。

【図面の簡単な説明】

【図１】本発明の一実施例によるＩ／Ｏピン測定方法の
ＤＵＴ出力パルス遷移エッジ検出フローチャートであ
る。

【図２】ドライバ出力とＤＵＴ出力パルス遷移エッジ検
出のタイミングチャートである。

【図３】ドライバ出力とＤＵＴ出力パルス遷移エッジ検
出のハイ側部分のタイミングチャートである。

【図４】本発明の一実施例によるＩ／Ｏピン測定方法の
ＤＵＴハイ・インピーダンス状態検出フローチャートで
ある。

【図５】ＤＵＴハイ・インピーダンス状態検出のタイミ
ングチャートである。

【図６】ＤＵＴハイ・インピーダンス状態検出のハイ側
部分のタイミングチャートである。

【図７】従来技術によるＩ／Ｏピン測定方法のＤＵＴ出
力パルス遷移エッジ検出フローチャートである。

【図８】従来技術によるドライバ出力とＤＵＴ出力パル
ス遷移エッジ検出のタイミングチャートである。

【図９】従来技術によるドライバ出力とＤＵＴ出力パル
ス遷移エッジ検出のハイ側部分のタイミングチャートで
ある。

【図１０】従来技術によるＩ／Ｏピン測定方法のＤＵＴ
ハイ・インピーダンス状態検出フローチャートである。

【図１１】従来技術によるＤＵＴハイ・インピーダンス
状態検出のタイミングチャートである。

【図１２】従来技術によるＤＵＴのハイ・インピーダン
ス状態検出のハイ側部分のタイミングチャートである。

【図１３】従来技術によるＩ／Ｏピン測定回路のブロッ
ク図である。

【符号の説明】

６、７、８ スイッチ ９、１０ ドライバ １１、１２、１３、１４ ステップ １５、１６ １７、１８ ステップ １９ ２０、２１ ステップ １３１、１９１ ステップ ３０ Ｉ／Ｏ線路 ４０ ドライバ・イネーブル信号（ＤＲＥ） ４２ コントロール・ＶＴＴ終端信号（ＣＶＴＴ） ５０ ＶＴＴ終端回路 ６０、６１ 終端電圧（ＶＴＴ） ７０ プログラマブル・ロード（ＰＬ） ７１ コントロール・プログラマブル・ロード信号（Ｃ
ＰＬ） ８０ ハイ側コンパレータ（ＨＣＰ） ８１ ロウ側コンパレータ（ＬＣＰ） ８２ ハイ側基準電圧（ＶＯＨ） ８３ ロウ側基準電圧（ＶＯＬ） １００、１０１ 検出したい遷移エッジ点

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＩＣテストシステムにおけるＤＵＴの出
   力パルス遷移エッジの検出はＩ／Ｏピン測定回路を作動
   させ測定用ステップに沿って実行される、ステップ（１
   １）で試験条件を設定する、ステップ（１２）でＤＵＴ
   にパターンを印加する、ステップ（１３）でドライバ
   （１０）の出力停止とＤＵＴにプログラマブル・ロード
   （７０）により適正負荷を与える、ステップ（１４）で
   コンパレータ（８０、８１）により比較する、ステップ
   （１５）で遷移エッジの検出の判断をする、ステップ
   （１６）でストローブ信号の位置を変更する、ステップ
   （１７）でストローブ信号の走査がストップ時刻Ｔ３を
   越えたか判断をするまで順次実行される測定方法におい
   て、 ＶＴＴ終端回路（５０）とＩ／Ｏ線路（３０）を高速に
   結合してその後切り離すステップ（１３１）を制御手段
   として設け、 ステップ（１１）からステップ（１７）を実行する手順
   の中でステップ（１３）を行った次に当該ステップ（１
   ３１）を実行して次にはステップ（１４）からステップ
   （１７）まで継続実行して、 以上の構成を具備することを特徴とするＩＣテストシス
   テムにおけるＩ／Ｏピン測定方法。
2. 【請求項２】 ＩＣテストシステムにおけるＤＵＴのハ
   イ・インピーダンス状態の検出はＩ／Ｏピン測定回路を
   作動させ測定用ステップに沿って実行される、ステップ
   （１８）で試験条件を設定する、ステップ（１９）でド
   ライバ１０の出力を停止してプログラマブル・ロード
   （７０）によりＤＵＴに適正負荷をあたえる、ステップ
   （２０）でコンパレータ（８０、８１）により比較す
   る、ステップ（２１）でハイ側コンパレータ（８０）及
   びロウ側コンパレータ（８１）の比較結果が共にＦＡＩ
   Ｌしたか判断するまで順次実行される測定方法におい
   て、 ドライバ（１０）の出力停止後コントロール・ＶＴＴ終
   端信号（４２）をハイレベルにした後ロウレベルにする
   測定用ステップ（１９１）を制御手段として設け、 ステップ（１８）からステップ（２１）を実行する手順
   の中でステップ（１９）を行った次にステップ（１９
   １）を実行して次にはステップ（２０）とステップ（２
   １）を継続実行して、 以上の構成を具備することを特徴とするＩＣテストシス
   テムにおけるＩ／Ｏピン測定方法。