JPH09166649A - Icテストシステムにおけるi/oピン測定方法 - Google Patents
Icテストシステムにおけるi/oピン測定方法Info
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- JPH09166649A JPH09166649A JP7346717A JP34671795A JPH09166649A JP H09166649 A JPH09166649 A JP H09166649A JP 7346717 A JP7346717 A JP 7346717A JP 34671795 A JP34671795 A JP 34671795A JP H09166649 A JPH09166649 A JP H09166649A
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Abstract
(57)【要約】
【課題】 DUTの出力パルス遷移エッジの検出とDU
Tのハイ・インピーダンス状態を正しく検出できるよう
にする。 【解決手段】 I/Oピン測定回路のI/O線路30の
電荷を高速に放電させて終端電圧へのセットリングを速
めるため、VTT終端回路50とI/O線路30を高速
に結合した後切り離す。DUTの出力パルス遷移エッジ
の検出を行う場合、測定用ステップ11からステップ1
7を順次実行する中でステップ13を行い次にドライバ
10の出力停止後コントロール・VTT終端信号42を
ハイレベルにした後ロウレベルにする測定用ステップ1
31を測定用ステップ13とステップ14の間に制御手
段として設けた。DUTの出力パルス遷移エッジとDU
Tのハイ・インピーダンス状態を正しく検出できる手段
を設けた。
Tのハイ・インピーダンス状態を正しく検出できるよう
にする。 【解決手段】 I/Oピン測定回路のI/O線路30の
電荷を高速に放電させて終端電圧へのセットリングを速
めるため、VTT終端回路50とI/O線路30を高速
に結合した後切り離す。DUTの出力パルス遷移エッジ
の検出を行う場合、測定用ステップ11からステップ1
7を順次実行する中でステップ13を行い次にドライバ
10の出力停止後コントロール・VTT終端信号42を
ハイレベルにした後ロウレベルにする測定用ステップ1
31を測定用ステップ13とステップ14の間に制御手
段として設けた。DUTの出力パルス遷移エッジとDU
Tのハイ・インピーダンス状態を正しく検出できる手段
を設けた。
Description
【0001】
【発明の属する技術分野】本発明は、ICテストシステ
ムの分野で利用するI/Oピン測定方法に関する。
ムの分野で利用するI/Oピン測定方法に関する。
【0002】
【従来の技術】ICのテストは、パターン発生器から発
生されるテスト・パターンをタイミング発生器から出力
されるクロック・タイミング信号によって整時し、被試
験デバイス(以下DUTと称す)に印加する。パターン
・ベクタの印加によって発生されるDUTの出力信号を
コンパレータとパターン比較器(デジタル・コンペア)
によって、期待値と比較して一致・不一致を検出する。
生されるテスト・パターンをタイミング発生器から出力
されるクロック・タイミング信号によって整時し、被試
験デバイス(以下DUTと称す)に印加する。パターン
・ベクタの印加によって発生されるDUTの出力信号を
コンパレータとパターン比較器(デジタル・コンペア)
によって、期待値と比較して一致・不一致を検出する。
【0003】I/Oピンを有するDUTをテストする場
合、デバイスの状態に合わせてテスタのドライバをリア
ルタイムにON/OFF(ハイ・インピーダンス状態)
する。それはDUTのI/Oピンにテスタ側のドライバ
とコンパレータをI/O線路を介して接続する、ドライ
バがイネーブルになっているとき、この状態ではDUT
の出力と、ドライバ出力がぶつかるので比較サイクルで
は、ドライバ出力を高速に止める必要がある、ドライバ
・イネーブル信号で制御してドライバをリアルタイムに
ON/OFFしている。
合、デバイスの状態に合わせてテスタのドライバをリア
ルタイムにON/OFF(ハイ・インピーダンス状態)
する。それはDUTのI/Oピンにテスタ側のドライバ
とコンパレータをI/O線路を介して接続する、ドライ
バがイネーブルになっているとき、この状態ではDUT
の出力と、ドライバ出力がぶつかるので比較サイクルで
は、ドライバ出力を高速に止める必要がある、ドライバ
・イネーブル信号で制御してドライバをリアルタイムに
ON/OFFしている。
【0004】従来技術によるDUT出力パルス遷移エッ
ジの検出とDUTのハイ・インピーダンス状態の検出を
行うI/Oピン測定回路のブロック図を図13に示して
説明する。DUTのI/Oピンとテスタ側のドライバD
R10はスイッチSW6と接続したI/O線路30で接
続され、ドライバ・イネーブル信号DRE40によって
スイッチ6は制御される。DUTのI/Oピンの出力を
I/O線路30を介して接続されたハイ側コンパレータ
HCP80とロウ側コンパレータLCP81により比較
値と比較する。比較基準値はハイ側コンパレータ80に
ハイ側基準電圧VOH82と、ロウ側コンパレータ81
にロウ側基準電圧VOL83を設定する。
ジの検出とDUTのハイ・インピーダンス状態の検出を
行うI/Oピン測定回路のブロック図を図13に示して
説明する。DUTのI/Oピンとテスタ側のドライバD
R10はスイッチSW6と接続したI/O線路30で接
続され、ドライバ・イネーブル信号DRE40によって
スイッチ6は制御される。DUTのI/Oピンの出力を
I/O線路30を介して接続されたハイ側コンパレータ
HCP80とロウ側コンパレータLCP81により比較
値と比較する。比較基準値はハイ側コンパレータ80に
ハイ側基準電圧VOH82と、ロウ側コンパレータ81
にロウ側基準電圧VOL83を設定する。
【0005】DUT負荷のために用意されたプログラム
可能なハイレベル電流IHとロウレベル電流ILの2種
類の定電流源であるプログラマブル・ロードPL70は
スイッチSW7を介してI/O線路30と接続され、コ
ントロール・プログラマブル・ロード信号CPL71に
よってスイッチSW7は制御される。プログラマブル・
ロード70は終端電圧VTT60により、DUTの出力
電流に見合ったハイレベル電流IHとロウレベル電流I
Lを出力する。VTT終端回路50はスイッチSW8を
介してI/O線路30と接続され、コントロール・VT
T終端信号CVTT42によってスイッチSW8は制御
される。VTT終端電圧61を印加するドライバ9はス
イッチSW8を介してI/O線路30と接続されてい
る。
可能なハイレベル電流IHとロウレベル電流ILの2種
類の定電流源であるプログラマブル・ロードPL70は
スイッチSW7を介してI/O線路30と接続され、コ
ントロール・プログラマブル・ロード信号CPL71に
よってスイッチSW7は制御される。プログラマブル・
ロード70は終端電圧VTT60により、DUTの出力
電流に見合ったハイレベル電流IHとロウレベル電流I
Lを出力する。VTT終端回路50はスイッチSW8を
介してI/O線路30と接続され、コントロール・VT
T終端信号CVTT42によってスイッチSW8は制御
される。VTT終端電圧61を印加するドライバ9はス
イッチSW8を介してI/O線路30と接続されてい
る。
【0006】図7はDUT出力パルスの遷移エッジ検出
のハイ側の測定方法のステップを示したフローチャート
である、図13と共に以下に説明する。DUTの出力パ
ルス遷移エッジの検出は測定用手順に沿ってステップ1
1からステップ17まで順番に実行される。ステップ1
1で試験条件を設定する。パターン発生器に印加論理デ
ータ「1」を設定して、パターン比較器に期待値「H」
を設定する。ストローブ信号のスタート時刻をT1とス
トップ時刻をT3と設定する。
のハイ側の測定方法のステップを示したフローチャート
である、図13と共に以下に説明する。DUTの出力パ
ルス遷移エッジの検出は測定用手順に沿ってステップ1
1からステップ17まで順番に実行される。ステップ1
1で試験条件を設定する。パターン発生器に印加論理デ
ータ「1」を設定して、パターン比較器に期待値「H」
を設定する。ストローブ信号のスタート時刻をT1とス
トップ時刻をT3と設定する。
【0007】例えばロウ側の測定の場合はパターン発生
器に印加論理データ「0」を設定して、パターン比較器
に期待値「L」を設定して、ストローブ信号のスタート
時刻をT1とストップ時刻をT3と設定する。ステップ
12でDUTにパターンを印加する。ドライバ・イネー
ブル信号40をハイレベルにしてドライバ10をON、
コントロール・プログラマブル・ロード信号71をロウ
レベルにしてプログラマブル・ロード70をOFFにし
て、コントロール・VTT終端信号42はロウレベルに
して、VTT終端回路50をOFFにする。
器に印加論理データ「0」を設定して、パターン比較器
に期待値「L」を設定して、ストローブ信号のスタート
時刻をT1とストップ時刻をT3と設定する。ステップ
12でDUTにパターンを印加する。ドライバ・イネー
ブル信号40をハイレベルにしてドライバ10をON、
コントロール・プログラマブル・ロード信号71をロウ
レベルにしてプログラマブル・ロード70をOFFにし
て、コントロール・VTT終端信号42はロウレベルに
して、VTT終端回路50をOFFにする。
【0008】ステップ13でドライバ10の出力停止と
DUTにプログラマブル・ロード70による適正負荷を
与える。ドライバ・イネーブル信号40をロウレベルに
してドライバ10をOFFにする、コントロール・プロ
グラマブル・ロード信号71をハイレベルにしてプログ
ラマブル・ロード70をONにして、コントロール・V
TT終端信号42はロウレベルのままにしておきVTT
終端回路50をOFFにする。ステップ14でハイ側コ
ンパレータ80により比較する。ハイ側コンパレータ8
0のハイ側基準電圧82に対して、DUTの出力パルス
の電圧レベルが高いか、低いかを比較する。例えばロウ
側の測定の場合はロウ側コンパレータ81により比較す
る。ロウ側コンパレータ81のロウ側基準電圧83に対
して、DUTの出力パルスの電圧レベルが高いか、低い
かを比較する。
DUTにプログラマブル・ロード70による適正負荷を
与える。ドライバ・イネーブル信号40をロウレベルに
してドライバ10をOFFにする、コントロール・プロ
グラマブル・ロード信号71をハイレベルにしてプログ
ラマブル・ロード70をONにして、コントロール・V
TT終端信号42はロウレベルのままにしておきVTT
終端回路50をOFFにする。ステップ14でハイ側コ
ンパレータ80により比較する。ハイ側コンパレータ8
0のハイ側基準電圧82に対して、DUTの出力パルス
の電圧レベルが高いか、低いかを比較する。例えばロウ
側の測定の場合はロウ側コンパレータ81により比較す
る。ロウ側コンパレータ81のロウ側基準電圧83に対
して、DUTの出力パルスの電圧レベルが高いか、低い
かを比較する。
【0009】ステップ15でDUT遷移エッジ検出の判
断をする。ストローブ信号の時刻T1からT2の間でテ
ストの結果がFAILからPASSに変化した場合はD
UT遷移エッジを正常に検出できたと判断してプログラ
ムを終了する。時刻T1からT2の間でテストの結果が
変化しない場合は、次のステップを実行する。ステップ
16でストローブ信号の位置を変更する。ストローブ信
号の位置を△Tだけ進める。ステップ17でストローブ
信号の走査がストップ時刻T3を越えたか判断する。ス
トローブ信号が時刻T3を越えない場合はステップ12
に戻して再測定を行う。ストローブ信号が時刻T3を越
えた場合、DUT遷移エッジは検出できなかったと判断
してプログラムを終了する。
断をする。ストローブ信号の時刻T1からT2の間でテ
ストの結果がFAILからPASSに変化した場合はD
UT遷移エッジを正常に検出できたと判断してプログラ
ムを終了する。時刻T1からT2の間でテストの結果が
変化しない場合は、次のステップを実行する。ステップ
16でストローブ信号の位置を変更する。ストローブ信
号の位置を△Tだけ進める。ステップ17でストローブ
信号の走査がストップ時刻T3を越えたか判断する。ス
トローブ信号が時刻T3を越えない場合はステップ12
に戻して再測定を行う。ストローブ信号が時刻T3を越
えた場合、DUT遷移エッジは検出できなかったと判断
してプログラムを終了する。
【0010】ドライバの出力とDUT出力パルスの遷移
エッジ検出のタイミングチャートを図8に示す、図13
と共に以下に説明する。ドライバ10の出力はハイ側、
ロウ側共に正常に出力されるが、ドライバ10の出力を
OFFとしてプログラマブル・ロード70をONとした
場合、プログラマブル・ロード70がI/O線路30の
電荷の放電を開始しても終端電圧60のレベルにセット
リングするまで時間がかかる。それはDUTの電流駆動
能力が小さく、結果としてプログラマブル・ロード70
による負荷電流IHとILをそれ以下にしか設定出来な
いため終端電圧60へのセットリングが非常に遅くな
る。ドライバ10の出力が終端電圧60にセットリング
する前にDUTの出力が出力され波形が重なるので、決
められたタイミングで測定用のストローブ・エッジが立
つが正しい測定が出来ない。従ってDUTの出力モード
が正常であってもI/O線路30の電荷の放電が完全に
行われない状態ではDUT出力パルスの遷移エッジは検
出できない。DUTの出力モードが異常であっても、セ
ットリングしていないドライバ10の出力をDUT出力
と誤認していまい、不良ICの除去ができない。
エッジ検出のタイミングチャートを図8に示す、図13
と共に以下に説明する。ドライバ10の出力はハイ側、
ロウ側共に正常に出力されるが、ドライバ10の出力を
OFFとしてプログラマブル・ロード70をONとした
場合、プログラマブル・ロード70がI/O線路30の
電荷の放電を開始しても終端電圧60のレベルにセット
リングするまで時間がかかる。それはDUTの電流駆動
能力が小さく、結果としてプログラマブル・ロード70
による負荷電流IHとILをそれ以下にしか設定出来な
いため終端電圧60へのセットリングが非常に遅くな
る。ドライバ10の出力が終端電圧60にセットリング
する前にDUTの出力が出力され波形が重なるので、決
められたタイミングで測定用のストローブ・エッジが立
つが正しい測定が出来ない。従ってDUTの出力モード
が正常であってもI/O線路30の電荷の放電が完全に
行われない状態ではDUT出力パルスの遷移エッジは検
出できない。DUTの出力モードが異常であっても、セ
ットリングしていないドライバ10の出力をDUT出力
と誤認していまい、不良ICの除去ができない。
【0011】図9はドライバの出力とDUT出力パルス
の遷移エッジ検出のハイ側部分について示したタイミン
グチャートである、図13と共に以下に説明する。ドラ
イバ10の出力はハイ側、ロウ側共に正常に出力される
なかで説明の重複を避けるためハイ側部分を説明する。
ハイ側部分の検出したい遷移エッジ点100はDUTの
I/Oピンの出力がハイ側コンパレータ80に設定した
ハイ側比較値と等しくなる点である。ハイ側基準電圧8
2と比較をする際DUTの出力パルス遷移エッジが時刻
T1ではハイ側基準電圧82以下のFAIL領域であっ
て時刻T2ではハイ側基準電圧82以上に遷移するPA
SSの領域の場合、DUT出力遷移エッジが検出できた
と判断する。
の遷移エッジ検出のハイ側部分について示したタイミン
グチャートである、図13と共に以下に説明する。ドラ
イバ10の出力はハイ側、ロウ側共に正常に出力される
なかで説明の重複を避けるためハイ側部分を説明する。
ハイ側部分の検出したい遷移エッジ点100はDUTの
I/Oピンの出力がハイ側コンパレータ80に設定した
ハイ側比較値と等しくなる点である。ハイ側基準電圧8
2と比較をする際DUTの出力パルス遷移エッジが時刻
T1ではハイ側基準電圧82以下のFAIL領域であっ
て時刻T2ではハイ側基準電圧82以上に遷移するPA
SSの領域の場合、DUT出力遷移エッジが検出できた
と判断する。
【0012】ドライバ10の出力は正常に出力され、ハ
イ側コンパレータ80に設定したハイ側比較値と比較す
る際、ドライバ10の出力をOFFとしてプログラマブ
ル・ロード70をONとする。DUTの出力パルスと比
較を開始する迄にはドライバ10の出力がOFFとなっ
ているので終端電圧60になっていなくてはならない
が、プログラマブル・ロード70による負荷電流IHと
ILの設定が小さいため終端電圧60へのセットリング
が非常に遅い。プログラマブル・ロード70がI/O線
路30の電荷の放電を開始しても終端電圧60のレベル
にセットリングするまで時間がかかる。
イ側コンパレータ80に設定したハイ側比較値と比較す
る際、ドライバ10の出力をOFFとしてプログラマブ
ル・ロード70をONとする。DUTの出力パルスと比
較を開始する迄にはドライバ10の出力がOFFとなっ
ているので終端電圧60になっていなくてはならない
が、プログラマブル・ロード70による負荷電流IHと
ILの設定が小さいため終端電圧60へのセットリング
が非常に遅い。プログラマブル・ロード70がI/O線
路30の電荷の放電を開始しても終端電圧60のレベル
にセットリングするまで時間がかかる。
【0013】終端電圧60にセットリングする前にDU
Tの出力パルスが出力されるので、テスト結果はストロ
ーブ信号の位置の時刻T1、T2、T3においてエッジ
が立つがすべてPASSとなってDUTの出力パルス遷
移エッジは検出できない。すなわちDUTの出力モード
が正常であってもI/O線路30の電荷の放電が完全に
行われないと遷移エッジの検出が出来ない。
Tの出力パルスが出力されるので、テスト結果はストロ
ーブ信号の位置の時刻T1、T2、T3においてエッジ
が立つがすべてPASSとなってDUTの出力パルス遷
移エッジは検出できない。すなわちDUTの出力モード
が正常であってもI/O線路30の電荷の放電が完全に
行われないと遷移エッジの検出が出来ない。
【0014】図10はハイ・インピーダンス状態の測定
方法のステップを示したフローチャートである、図13
と共に以下に説明する。説明の重複を避けるためハイ側
部分を説明する。DUTのハイ・インピーダンス状態の
検出は測定用手順に沿ってステップ18からステップ2
1まで順番に実行される。ステップ18で試験条件を設
定する。パターン比較器にハイ・インピーダンス状態の
期待値を設定し、ストローブ信号を時刻Tに設定する。
ステップ19でドライバ10の出力を停止してプログラ
マブル・ロード70によりDUTに適正負荷をあたえ
る。ドライバ・イネーブル信号40をロウレベルにして
ドライバ10をOFFにして、コントロール・プログラ
マブル・ロード信号71をハイレベルにしてプログラマ
ブル・ロードPL70をONにする、コントロール・V
TT終端信号42をロウレベルにして、VTT終端回路
50をOFFにする。ステップ20でDUTの出力電圧
をハイ側コンパレータ80とロウ側コンパレータ81に
より比較する。ハイ側コンパレータ80のハイ側基準電
圧82と、ロウ側コンパレータ81のロウ側基準電圧8
3とDUTの出力電圧とをストローブ信号で時刻Tにお
いて比較する。
方法のステップを示したフローチャートである、図13
と共に以下に説明する。説明の重複を避けるためハイ側
部分を説明する。DUTのハイ・インピーダンス状態の
検出は測定用手順に沿ってステップ18からステップ2
1まで順番に実行される。ステップ18で試験条件を設
定する。パターン比較器にハイ・インピーダンス状態の
期待値を設定し、ストローブ信号を時刻Tに設定する。
ステップ19でドライバ10の出力を停止してプログラ
マブル・ロード70によりDUTに適正負荷をあたえ
る。ドライバ・イネーブル信号40をロウレベルにして
ドライバ10をOFFにして、コントロール・プログラ
マブル・ロード信号71をハイレベルにしてプログラマ
ブル・ロードPL70をONにする、コントロール・V
TT終端信号42をロウレベルにして、VTT終端回路
50をOFFにする。ステップ20でDUTの出力電圧
をハイ側コンパレータ80とロウ側コンパレータ81に
より比較する。ハイ側コンパレータ80のハイ側基準電
圧82と、ロウ側コンパレータ81のロウ側基準電圧8
3とDUTの出力電圧とをストローブ信号で時刻Tにお
いて比較する。
【0015】ステップ21でハイ側コンパレータ80と
ロウ側コンパレータ81の比較結果が共にFAILした
か判断する。ストローブ信号で時刻Tにおいて比較した
とき、ハイ側基準電圧82とロウ側基準電圧83の間に
DUTの出力電圧が入っている状態、つまりハイ側基準
電圧82に対して高い電圧をPASS領域、低い電圧を
FAIL領域と呼び、ロウ側基準電圧83に対して高い
電圧をFAIL領域、低い電圧をPASS領域と呼ん
で、DUTの出力電圧がハイ側基準電圧82に対してF
AIL領域で尚かつロウ側基準電圧83に対してもFA
IL領域であればテスト結果はPASSとなり、DUT
のハイ・インピーダンス状態を検出できる。
ロウ側コンパレータ81の比較結果が共にFAILした
か判断する。ストローブ信号で時刻Tにおいて比較した
とき、ハイ側基準電圧82とロウ側基準電圧83の間に
DUTの出力電圧が入っている状態、つまりハイ側基準
電圧82に対して高い電圧をPASS領域、低い電圧を
FAIL領域と呼び、ロウ側基準電圧83に対して高い
電圧をFAIL領域、低い電圧をPASS領域と呼ん
で、DUTの出力電圧がハイ側基準電圧82に対してF
AIL領域で尚かつロウ側基準電圧83に対してもFA
IL領域であればテスト結果はPASSとなり、DUT
のハイ・インピーダンス状態を検出できる。
【0016】図11はDUTのハイ・インピーダンス状
態の検出のタイミングチャートを示す、図13と共に以
下に説明する。DUTの出力をONとして、ドライバ1
0の出力をOFFとしてプログラマブル・ロード70を
ONとする。I/O線路30の電荷の放電は上記の通り
で終端電圧60へのセットリングが非常に遅くなる。D
UTの出力が終端電圧60へのセットリングする前に決
められたタイミングで測定開始のストローブ信号のエッ
ジが立つがDUTはハイ・インピーダンス状態でないと
判断される。すなわちDUTがハイ・インピーダンス状
態であってもI/O線路30の電荷の放電が完全に行わ
れないとDUTのハイ・インピーダンス状態を検出でき
ない。
態の検出のタイミングチャートを示す、図13と共に以
下に説明する。DUTの出力をONとして、ドライバ1
0の出力をOFFとしてプログラマブル・ロード70を
ONとする。I/O線路30の電荷の放電は上記の通り
で終端電圧60へのセットリングが非常に遅くなる。D
UTの出力が終端電圧60へのセットリングする前に決
められたタイミングで測定開始のストローブ信号のエッ
ジが立つがDUTはハイ・インピーダンス状態でないと
判断される。すなわちDUTがハイ・インピーダンス状
態であってもI/O線路30の電荷の放電が完全に行わ
れないとDUTのハイ・インピーダンス状態を検出でき
ない。
【0017】図12はDUTのハイ・インピーダンス状
態の検出のハイ側部分のタイミングチャートを示す、図
13と共に以下に説明する。説明の重複を避けるためハ
イ側部分を説明する。DUTの出力電圧はストローブ信
号のエッジが時刻Tではハイ側基準電圧82に対してP
ASSの領域でロウ側基準電圧83に対してFAILの
領域にあるのでテスト結果はFAILとなってDUTの
ハイ・インピーダンス状態を検出できない。DUTのハ
イ・インピーダンス状態を検出するためにドライバ10
の出力を停止してプログラマブル・ロード70よりDU
Tに適正負荷をあたえているが、プログラマブル・ロー
ド70がI/O線路30の電荷の放電を開始しても終端
電圧60のレベルにセットリングするまで時間がかか
る。それはプログラマブル・ロード70による負荷電流
IHとILの設定が小さいため終端電圧60へのセット
リングが非常に遅くなっているのでストローブ信号が時
刻Tでは終端電圧60に向けてI/O線路30の電荷の
放電途中の段階にあってDUTのハイ・インピーダンス
状態を検出できない状態にあることを示す。
態の検出のハイ側部分のタイミングチャートを示す、図
13と共に以下に説明する。説明の重複を避けるためハ
イ側部分を説明する。DUTの出力電圧はストローブ信
号のエッジが時刻Tではハイ側基準電圧82に対してP
ASSの領域でロウ側基準電圧83に対してFAILの
領域にあるのでテスト結果はFAILとなってDUTの
ハイ・インピーダンス状態を検出できない。DUTのハ
イ・インピーダンス状態を検出するためにドライバ10
の出力を停止してプログラマブル・ロード70よりDU
Tに適正負荷をあたえているが、プログラマブル・ロー
ド70がI/O線路30の電荷の放電を開始しても終端
電圧60のレベルにセットリングするまで時間がかか
る。それはプログラマブル・ロード70による負荷電流
IHとILの設定が小さいため終端電圧60へのセット
リングが非常に遅くなっているのでストローブ信号が時
刻Tでは終端電圧60に向けてI/O線路30の電荷の
放電途中の段階にあってDUTのハイ・インピーダンス
状態を検出できない状態にあることを示す。
【0018】ICテストシステムの作動のための基本ク
ロックは数百MHZと早く高速に切り換えられるため、
I/O線路の入力容量にチャージされた電荷が残る。完
全に電荷が放電されない状態で例えばDUTから出力が
あるとDUTの遷移エッジやハイ・インピーダンス状態
を正しく測定できない。DUTの出力電流ハイレベル電
流IOHとロウレベル電流IOLが小さいとプログラマ
ブル・ロード70の負荷電流のハイレベル電流IHとロ
ウレベル電流ILの設定もそれ以下に制限されるため終
端電圧60へのセットリングが非常に遅くなる。
ロックは数百MHZと早く高速に切り換えられるため、
I/O線路の入力容量にチャージされた電荷が残る。完
全に電荷が放電されない状態で例えばDUTから出力が
あるとDUTの遷移エッジやハイ・インピーダンス状態
を正しく測定できない。DUTの出力電流ハイレベル電
流IOHとロウレベル電流IOLが小さいとプログラマ
ブル・ロード70の負荷電流のハイレベル電流IHとロ
ウレベル電流ILの設定もそれ以下に制限されるため終
端電圧60へのセットリングが非常に遅くなる。
【0019】
【発明が解決しようとする課題】DUT出力パルス遷移
エッジの検出とDUTのハイ・インピーダンス状態の検
出にあたってI/Oピン測定回路のプログラマブル・ロ
ードがI/O線路の電荷の放電を開始しても終端電圧の
レベルにセットリングするまで時間がかかる、それはプ
ログラマブル・ロードによる負荷電流IHとILが小さ
いとき終端電圧へのセットリングが非常に遅くなるとい
う問題があった。終端電圧へのセットリング時間が例え
ば数μsから数msと長いため終端電圧へセットリング
しないうちにDUTの出力が出力されるので、決められ
たタイミングで測定開始のストローブ・エッジが立つて
も遷移エッジが見つからないとして、DUTの出力モー
ドが正常であっても測定できないと判断されるという問
題があった。
エッジの検出とDUTのハイ・インピーダンス状態の検
出にあたってI/Oピン測定回路のプログラマブル・ロ
ードがI/O線路の電荷の放電を開始しても終端電圧の
レベルにセットリングするまで時間がかかる、それはプ
ログラマブル・ロードによる負荷電流IHとILが小さ
いとき終端電圧へのセットリングが非常に遅くなるとい
う問題があった。終端電圧へのセットリング時間が例え
ば数μsから数msと長いため終端電圧へセットリング
しないうちにDUTの出力が出力されるので、決められ
たタイミングで測定開始のストローブ・エッジが立つて
も遷移エッジが見つからないとして、DUTの出力モー
ドが正常であっても測定できないと判断されるという問
題があった。
【0020】
【課題を解決するための手段】上記課題を解決するため
に、本発明のI/Oピン測定方法は次のように従来から
終端用に使用されるVTT終端回路を制御してI/O線
路の電荷を放電させる手段を取った。 1、DUT出力パルス遷移エッジの検出はI/Oピン測
定ステップ11からステップ17の中に本測定ステップ
を設ける。それはVTT終端回路をI/O線路に高速に
結合させてI/O線路に蓄えられた電荷を放電させその
後に切り離す測定ステップで、それは従来のI/Oピン
測定ステップのステップ13とステップ14の測定ステ
ップの間に本発明の測定ステップを設けて強制的にVT
T終端回路を高速に結合させてI/O線路の電荷の放電
を行いその後に切り離すという測定法である。
に、本発明のI/Oピン測定方法は次のように従来から
終端用に使用されるVTT終端回路を制御してI/O線
路の電荷を放電させる手段を取った。 1、DUT出力パルス遷移エッジの検出はI/Oピン測
定ステップ11からステップ17の中に本測定ステップ
を設ける。それはVTT終端回路をI/O線路に高速に
結合させてI/O線路に蓄えられた電荷を放電させその
後に切り離す測定ステップで、それは従来のI/Oピン
測定ステップのステップ13とステップ14の測定ステ
ップの間に本発明の測定ステップを設けて強制的にVT
T終端回路を高速に結合させてI/O線路の電荷の放電
を行いその後に切り離すという測定法である。
【0021】2、DUTのハイ・インピーダンス状態の
検出はI/Oピン測定ステップ18からステップ21の
中に本測定ステップを設ける。それはVTT終端回路を
I/O線路に高速に結合させてI/O線路に蓄えられた
電荷を放電させその後に切り離す測定ステップで、それ
は従来のI/Oピン測定ステップのステップ19とステ
ップ20の測定ステップの間に本発明の測定ステップを
設けて強制的にVTT終端回路を高速に結合させてI/
O線路の電荷の放電を行いその後切り離すという測定法
である。
検出はI/Oピン測定ステップ18からステップ21の
中に本測定ステップを設ける。それはVTT終端回路を
I/O線路に高速に結合させてI/O線路に蓄えられた
電荷を放電させその後に切り離す測定ステップで、それ
は従来のI/Oピン測定ステップのステップ19とステ
ップ20の測定ステップの間に本発明の測定ステップを
設けて強制的にVTT終端回路を高速に結合させてI/
O線路の電荷の放電を行いその後切り離すという測定法
である。
【0022】
【発明の実施の形態】以下にこの発明の実施の形態を実
施例と共に詳細に説明する。
施例と共に詳細に説明する。
【0023】
【実施例】本発明のI/Oピン測定方法について説明を
する。ドライバ10の出力はハイ側、ロウ側共に正常に
出力されるなかで説明の重複を避けるためハイ側部分を
説明する。図1は一実施例によるDUT出力パルス遷移
エッジの検出のI/Oピン測定方法のステップを示した
フローチャートである、図13と共に以下に説明する。
DUTの出力パルス遷移エッジの検出は測定用手順に沿
ってステップ11からステップ17まで順番に実行され
る測定方法において、ステップ13とステップ14のス
テップの間に本発明のステップ131を挿入した。ステ
ップ11で試験条件を設定する。パターン発生器に印加
論理データ「1」を設定して、パターン比較器に期待値
「H」を設定する、ストローブ信号のスタート時刻をT
1とストップ時刻をT3と設定する。例えばロウ側の測
定の場合はパターン発生器に印加論理データ「0」を設
定して、パターン比較器に期待値「L」を設定して、ス
トローブ信号のスタート時刻をT1、ストップ時刻をT
3と設定する。
する。ドライバ10の出力はハイ側、ロウ側共に正常に
出力されるなかで説明の重複を避けるためハイ側部分を
説明する。図1は一実施例によるDUT出力パルス遷移
エッジの検出のI/Oピン測定方法のステップを示した
フローチャートである、図13と共に以下に説明する。
DUTの出力パルス遷移エッジの検出は測定用手順に沿
ってステップ11からステップ17まで順番に実行され
る測定方法において、ステップ13とステップ14のス
テップの間に本発明のステップ131を挿入した。ステ
ップ11で試験条件を設定する。パターン発生器に印加
論理データ「1」を設定して、パターン比較器に期待値
「H」を設定する、ストローブ信号のスタート時刻をT
1とストップ時刻をT3と設定する。例えばロウ側の測
定の場合はパターン発生器に印加論理データ「0」を設
定して、パターン比較器に期待値「L」を設定して、ス
トローブ信号のスタート時刻をT1、ストップ時刻をT
3と設定する。
【0024】ステップ12でDUTにパターンを印加す
る。ドライバ・イネーブル信号40をハイレベルにし
て、ドライバ10をON、コントロール・プログラマブ
ル・ロード信号71をロウレベルにして、プログラマブ
ル70をOFF、コントロール・VTT終端信号をロウ
レベルにしてVTT終端回路50をOFFにする。ステ
ップ13でドライバ10の出力停止とDUTにプログラ
マブル・ロード70による適正負荷を与える。ドライバ
・イネーブル信号40をロウレベルにしてドライバ10
をOFF、コントロール・プログラマブル・ロード信号
71をハイレベルにしてプログラマブル・ロード70を
ON、コントロール・VTT終端信号42はロウレベル
の状態にしておきVTT終端回路50をOFFにする。
る。ドライバ・イネーブル信号40をハイレベルにし
て、ドライバ10をON、コントロール・プログラマブ
ル・ロード信号71をロウレベルにして、プログラマブ
ル70をOFF、コントロール・VTT終端信号をロウ
レベルにしてVTT終端回路50をOFFにする。ステ
ップ13でドライバ10の出力停止とDUTにプログラ
マブル・ロード70による適正負荷を与える。ドライバ
・イネーブル信号40をロウレベルにしてドライバ10
をOFF、コントロール・プログラマブル・ロード信号
71をハイレベルにしてプログラマブル・ロード70を
ON、コントロール・VTT終端信号42はロウレベル
の状態にしておきVTT終端回路50をOFFにする。
【0025】ステップ131でドライバ10の出力停止
後コントロール・VTT終端信号42をハイレベルにし
てその後ロウレベルにする。つまりVTT終端回路50
とI/O線路30を高速に結合してその後切り離す。
後コントロール・VTT終端信号42をハイレベルにし
てその後ロウレベルにする。つまりVTT終端回路50
とI/O線路30を高速に結合してその後切り離す。
【0026】ステップ14でハイ側コンパレータ80に
より比較する。ハイ側コンパレータ80のハイ側基準電
圧82に対して、DUTの出力パルスの電圧レベルが高
いか、低いかを比較する。例えばロウ側の測定の場合は
ロウ側コンパレータ81により比較する。ロウ側コンパ
レータ81のロウ側基準電圧83に対して、DUTの出
力パルスの電圧レベルが高いか、低いかを比較する。ス
テップ15で遷移エッジの検出の判断をする。ストロー
ブ信号の時刻T1からT2の間でテストの結果がFAI
LからPASSに変化した場合はDUT遷移エッジを正
常に検出できたと判断してプログラムを終了する。時刻
T1からT2の間でテストの結果が変化しない場合は次
のステップを実行する。
より比較する。ハイ側コンパレータ80のハイ側基準電
圧82に対して、DUTの出力パルスの電圧レベルが高
いか、低いかを比較する。例えばロウ側の測定の場合は
ロウ側コンパレータ81により比較する。ロウ側コンパ
レータ81のロウ側基準電圧83に対して、DUTの出
力パルスの電圧レベルが高いか、低いかを比較する。ス
テップ15で遷移エッジの検出の判断をする。ストロー
ブ信号の時刻T1からT2の間でテストの結果がFAI
LからPASSに変化した場合はDUT遷移エッジを正
常に検出できたと判断してプログラムを終了する。時刻
T1からT2の間でテストの結果が変化しない場合は次
のステップを実行する。
【0027】ステップ16でストローブ信号の位置を変
更する。ストローブ信号の位置を△Tだけ進める。ステ
ップ17でストローブ信号の走査がストップ時刻T3を
越えたか判断をする。ストローブ信号が時刻T3を越え
ない場合はステップ12に戻して再測定を行う。ストロ
ーブ信号がT3を越えた場合、DUT遷移エッジは検出
できなかったと判断してプログラムを終了する。
更する。ストローブ信号の位置を△Tだけ進める。ステ
ップ17でストローブ信号の走査がストップ時刻T3を
越えたか判断をする。ストローブ信号が時刻T3を越え
ない場合はステップ12に戻して再測定を行う。ストロ
ーブ信号がT3を越えた場合、DUT遷移エッジは検出
できなかったと判断してプログラムを終了する。
【0028】図2はドライバ出力とDUT出力の遷移エ
ッジ検出のタイミングチャートを示す、図13と共に以
下に説明する。ドライバ10の出力をI/O線路30を
介してDUTに入力する、その際はプログラマブル・ロ
ード70のスイッチ7はOFFされている。次にDUT
の出力を測定するためドライバ10の出力スイッチ6を
OFFとしてプログラマブル・ロード70のスイッチ7
をONにして、さらにI/OピンVTT終端回路50の
スイッチ8をONしてI/O線路30の電荷を強制的に
放電する。これにより終端電圧への急速なセットリング
の状態が得られるのでDUT出力の遷移エッジが検出で
きる。
ッジ検出のタイミングチャートを示す、図13と共に以
下に説明する。ドライバ10の出力をI/O線路30を
介してDUTに入力する、その際はプログラマブル・ロ
ード70のスイッチ7はOFFされている。次にDUT
の出力を測定するためドライバ10の出力スイッチ6を
OFFとしてプログラマブル・ロード70のスイッチ7
をONにして、さらにI/OピンVTT終端回路50の
スイッチ8をONしてI/O線路30の電荷を強制的に
放電する。これにより終端電圧への急速なセットリング
の状態が得られるのでDUT出力の遷移エッジが検出で
きる。
【0029】ドライバ10の出力はハイ側、ロウ側共に
正常に出力されるなかで説明の重複を避けるためハイ側
部分を説明する。図3はドライバの出力とDUT出力パ
ルスの遷移エッジ検出のハイ側部分について示したタイ
ミングチャートである。ハイ側部分の検出したい遷移エ
ッジ点101はDUTのI/Oピンの出力がハイ側コン
パレータ80に設定したハイ側比較値と等しくなる点で
ある。
正常に出力されるなかで説明の重複を避けるためハイ側
部分を説明する。図3はドライバの出力とDUT出力パ
ルスの遷移エッジ検出のハイ側部分について示したタイ
ミングチャートである。ハイ側部分の検出したい遷移エ
ッジ点101はDUTのI/Oピンの出力がハイ側コン
パレータ80に設定したハイ側比較値と等しくなる点で
ある。
【0030】ストローブ信号の時刻T1より前の時刻に
おいて、即ちドライバ10の出力停止後コントロール・
VTT終端信号42をハイレベルにした後ロウレベルに
するため強制的にVTT終端回路を高速に結合させてI
/O線路の電荷の放電を行いその後切り離すことになる
のでドライバ10の出力は高速に終端電圧レベルに達す
る。DUTの出力パルス遷移エッジが時刻T1ではハイ
側基準電圧82以下のFAIL領域であって時刻T2で
はハイ側基準電圧82以上に遷移するPASS領域の場
合、DUT出力遷移エッジが検出できたと判断する。
おいて、即ちドライバ10の出力停止後コントロール・
VTT終端信号42をハイレベルにした後ロウレベルに
するため強制的にVTT終端回路を高速に結合させてI
/O線路の電荷の放電を行いその後切り離すことになる
のでドライバ10の出力は高速に終端電圧レベルに達す
る。DUTの出力パルス遷移エッジが時刻T1ではハイ
側基準電圧82以下のFAIL領域であって時刻T2で
はハイ側基準電圧82以上に遷移するPASS領域の場
合、DUT出力遷移エッジが検出できたと判断する。
【0031】図4は一実施例によるDUTのハイ・イン
ピーダンス状態の測定方法のステップを示したフローチ
ャートである、図13と共に以下に説明する。説明の重
複を避けるためハイ側部分を説明する。DUTのハイ・
インピーダンス状態の検出は測定用手順に沿ってステッ
プ18からステップ21まで順番に実行される。ステッ
プ19とステップ20のステップの間に本発明のステッ
プ191を挿入した。
ピーダンス状態の測定方法のステップを示したフローチ
ャートである、図13と共に以下に説明する。説明の重
複を避けるためハイ側部分を説明する。DUTのハイ・
インピーダンス状態の検出は測定用手順に沿ってステッ
プ18からステップ21まで順番に実行される。ステッ
プ19とステップ20のステップの間に本発明のステッ
プ191を挿入した。
【0032】ステップ18で試験条件を設定する。パタ
ーン比較器にハイ・インピーダンス状態の期待値を設定
し、ストローブ信号を時刻Tに設定する。ステップ19
でドライバ10の出力を停止してプログラマブル・ロー
ド70によりDUTに適正負荷をあたえる。ドライバ・
イネーブル信号40をロウレベルにして、ドライバ10
をOFFにする、コントロール・プログラマブル・ロー
ド信号71をハイレベルにしてプログラマブル・ロード
70をONにする、コントロール・VTT終端信号42
をロウレベルにしてVTT終端回路50をOFFにす
る。
ーン比較器にハイ・インピーダンス状態の期待値を設定
し、ストローブ信号を時刻Tに設定する。ステップ19
でドライバ10の出力を停止してプログラマブル・ロー
ド70によりDUTに適正負荷をあたえる。ドライバ・
イネーブル信号40をロウレベルにして、ドライバ10
をOFFにする、コントロール・プログラマブル・ロー
ド信号71をハイレベルにしてプログラマブル・ロード
70をONにする、コントロール・VTT終端信号42
をロウレベルにしてVTT終端回路50をOFFにす
る。
【0033】ステップ191でVTT終端回路とI/O
線路を高速に結合した後切り離す。ドライバ10の出力
停止後コントロール・VTT終端信号42をハイレベル
にした後ロウレベルにする。
線路を高速に結合した後切り離す。ドライバ10の出力
停止後コントロール・VTT終端信号42をハイレベル
にした後ロウレベルにする。
【0034】ステップ20でDUTの出力電圧をハイ側
コンパレータ80とロウ側コンパレータ81により比較
する。ハイ側コンパレータ80のハイ側基準電圧82
と、ロウ側コンパレータ81のロウ側基準電圧83とD
UTの出力電圧とをストローブ信号で時刻Tにおいて比
較する。
コンパレータ80とロウ側コンパレータ81により比較
する。ハイ側コンパレータ80のハイ側基準電圧82
と、ロウ側コンパレータ81のロウ側基準電圧83とD
UTの出力電圧とをストローブ信号で時刻Tにおいて比
較する。
【0035】ステップ21でハイ側コンパレータ80及
びロウ側コンパレータ81の比較結果が共にFAILし
たか判断する。ストローブ信号で時刻Tにおいて比較し
たとき、ハイ側基準電圧82とロウ側基準電圧83の間
にDUTの出力電圧が入っている状態、つまりハイ側基
準電圧82に対して高い電圧をPASS領域、低い電圧
をFAIL領域と呼び、ロウ側基準電圧83に対して高
い電圧をFAIL領域、低い電圧をPASS領域と呼ん
で、DUTの出力電圧がハイ側基準電圧82に対してF
AIL領域で尚かつロウ側基準電圧83に対してもFA
IL領域であればテスト結果はPASSとなり、DUT
のハイ・インピーダンス状態を検出できる。
びロウ側コンパレータ81の比較結果が共にFAILし
たか判断する。ストローブ信号で時刻Tにおいて比較し
たとき、ハイ側基準電圧82とロウ側基準電圧83の間
にDUTの出力電圧が入っている状態、つまりハイ側基
準電圧82に対して高い電圧をPASS領域、低い電圧
をFAIL領域と呼び、ロウ側基準電圧83に対して高
い電圧をFAIL領域、低い電圧をPASS領域と呼ん
で、DUTの出力電圧がハイ側基準電圧82に対してF
AIL領域で尚かつロウ側基準電圧83に対してもFA
IL領域であればテスト結果はPASSとなり、DUT
のハイ・インピーダンス状態を検出できる。
【0036】図5はDUTのハイ・インピーダンス状態
の検出のタイミングチャートを示す、図13と共に以下
に説明する。DUTの出力をONとして、ドライバ10
の出力をOFFとしてプログラマブル・ロード70をO
Nとする。I/O線路30の電荷の放電は上記の通りで
DUTの出力停止から終端電圧60へのセットリングが
非常に速くなるので、DUTのハイ・インピーダンス状
態が検出できないという問題は解消した。
の検出のタイミングチャートを示す、図13と共に以下
に説明する。DUTの出力をONとして、ドライバ10
の出力をOFFとしてプログラマブル・ロード70をO
Nとする。I/O線路30の電荷の放電は上記の通りで
DUTの出力停止から終端電圧60へのセットリングが
非常に速くなるので、DUTのハイ・インピーダンス状
態が検出できないという問題は解消した。
【0037】図6はDUTのハイ・インピーダンス状態
の検出のハイ側部分のタイミングチャートを示す、図1
3と共に以下に説明する。説明の重複を避けるためハイ
側部分を説明する。VTT終端回路とI/O線路を高速
に結合した後切り離す。即ちドライバ10の出力停止後
コントロール・VTT終端信号42をハイレベルにした
後ロウレベルにする、それはドライバ9をONからOF
FにするのでDUTの出力停止後、終端電圧60へのセ
ットリングが非常に速くなりストローブ信号のエッジが
設定された時刻Tで正確にハイ・インピーダンス状態を
検出できるようになった。
の検出のハイ側部分のタイミングチャートを示す、図1
3と共に以下に説明する。説明の重複を避けるためハイ
側部分を説明する。VTT終端回路とI/O線路を高速
に結合した後切り離す。即ちドライバ10の出力停止後
コントロール・VTT終端信号42をハイレベルにした
後ロウレベルにする、それはドライバ9をONからOF
FにするのでDUTの出力停止後、終端電圧60へのセ
ットリングが非常に速くなりストローブ信号のエッジが
設定された時刻Tで正確にハイ・インピーダンス状態を
検出できるようになった。
【0038】
【発明の効果】本発明のI/Oピン測定方法によりI/
O線路の電荷を強制的に放電させ終端電圧への急速なセ
ットリングの状態が得られるようになった。これにより
DUT出力パルス遷移エッジとDUTのハイ・インピー
ダンス状態が正しく検出できるようになった。従って、
本発明は非常に有用であり、その技術的効果は非常に大
である。
O線路の電荷を強制的に放電させ終端電圧への急速なセ
ットリングの状態が得られるようになった。これにより
DUT出力パルス遷移エッジとDUTのハイ・インピー
ダンス状態が正しく検出できるようになった。従って、
本発明は非常に有用であり、その技術的効果は非常に大
である。
【図1】本発明の一実施例によるI/Oピン測定方法の
DUT出力パルス遷移エッジ検出フローチャートであ
る。
DUT出力パルス遷移エッジ検出フローチャートであ
る。
【図2】ドライバ出力とDUT出力パルス遷移エッジ検
出のタイミングチャートである。
出のタイミングチャートである。
【図3】ドライバ出力とDUT出力パルス遷移エッジ検
出のハイ側部分のタイミングチャートである。
出のハイ側部分のタイミングチャートである。
【図4】本発明の一実施例によるI/Oピン測定方法の
DUTハイ・インピーダンス状態検出フローチャートで
ある。
DUTハイ・インピーダンス状態検出フローチャートで
ある。
【図5】DUTハイ・インピーダンス状態検出のタイミ
ングチャートである。
ングチャートである。
【図6】DUTハイ・インピーダンス状態検出のハイ側
部分のタイミングチャートである。
部分のタイミングチャートである。
【図7】従来技術によるI/Oピン測定方法のDUT出
力パルス遷移エッジ検出フローチャートである。
力パルス遷移エッジ検出フローチャートである。
【図8】従来技術によるドライバ出力とDUT出力パル
ス遷移エッジ検出のタイミングチャートである。
ス遷移エッジ検出のタイミングチャートである。
【図9】従来技術によるドライバ出力とDUT出力パル
ス遷移エッジ検出のハイ側部分のタイミングチャートで
ある。
ス遷移エッジ検出のハイ側部分のタイミングチャートで
ある。
【図10】従来技術によるI/Oピン測定方法のDUT
ハイ・インピーダンス状態検出フローチャートである。
ハイ・インピーダンス状態検出フローチャートである。
【図11】従来技術によるDUTハイ・インピーダンス
状態検出のタイミングチャートである。
状態検出のタイミングチャートである。
【図12】従来技術によるDUTのハイ・インピーダン
ス状態検出のハイ側部分のタイミングチャートである。
ス状態検出のハイ側部分のタイミングチャートである。
【図13】従来技術によるI/Oピン測定回路のブロッ
ク図である。
ク図である。
6、7、8 スイッチ 9、10 ドライバ 11、12、13、14 ステップ 15、16 17、18 ステップ 19 20、21 ステップ 131、191 ステップ 30 I/O線路 40 ドライバ・イネーブル信号(DRE) 42 コントロール・VTT終端信号(CVTT) 50 VTT終端回路 60、61 終端電圧(VTT) 70 プログラマブル・ロード(PL) 71 コントロール・プログラマブル・ロード信号(C
PL) 80 ハイ側コンパレータ(HCP) 81 ロウ側コンパレータ(LCP) 82 ハイ側基準電圧(VOH) 83 ロウ側基準電圧(VOL) 100、101 検出したい遷移エッジ点
PL) 80 ハイ側コンパレータ(HCP) 81 ロウ側コンパレータ(LCP) 82 ハイ側基準電圧(VOH) 83 ロウ側基準電圧(VOL) 100、101 検出したい遷移エッジ点
Claims (2)
- 【請求項1】 ICテストシステムにおけるDUTの出
力パルス遷移エッジの検出はI/Oピン測定回路を作動
させ測定用ステップに沿って実行される、ステップ(1
1)で試験条件を設定する、ステップ(12)でDUT
にパターンを印加する、ステップ(13)でドライバ
(10)の出力停止とDUTにプログラマブル・ロード
(70)により適正負荷を与える、ステップ(14)で
コンパレータ(80、81)により比較する、ステップ
(15)で遷移エッジの検出の判断をする、ステップ
(16)でストローブ信号の位置を変更する、ステップ
(17)でストローブ信号の走査がストップ時刻T3を
越えたか判断をするまで順次実行される測定方法におい
て、 VTT終端回路(50)とI/O線路(30)を高速に
結合してその後切り離すステップ(131)を制御手段
として設け、 ステップ(11)からステップ(17)を実行する手順
の中でステップ(13)を行った次に当該ステップ(1
31)を実行して次にはステップ(14)からステップ
(17)まで継続実行して、 以上の構成を具備することを特徴とするICテストシス
テムにおけるI/Oピン測定方法。 - 【請求項2】 ICテストシステムにおけるDUTのハ
イ・インピーダンス状態の検出はI/Oピン測定回路を
作動させ測定用ステップに沿って実行される、ステップ
(18)で試験条件を設定する、ステップ(19)でド
ライバ10の出力を停止してプログラマブル・ロード
(70)によりDUTに適正負荷をあたえる、ステップ
(20)でコンパレータ(80、81)により比較す
る、ステップ(21)でハイ側コンパレータ(80)及
びロウ側コンパレータ(81)の比較結果が共にFAI
Lしたか判断するまで順次実行される測定方法におい
て、 ドライバ(10)の出力停止後コントロール・VTT終
端信号(42)をハイレベルにした後ロウレベルにする
測定用ステップ(191)を制御手段として設け、 ステップ(18)からステップ(21)を実行する手順
の中でステップ(19)を行った次にステップ(19
1)を実行して次にはステップ(20)とステップ(2
1)を継続実行して、 以上の構成を具備することを特徴とするICテストシス
テムにおけるI/Oピン測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7346717A JPH09166649A (ja) | 1995-12-13 | 1995-12-13 | Icテストシステムにおけるi/oピン測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7346717A JPH09166649A (ja) | 1995-12-13 | 1995-12-13 | Icテストシステムにおけるi/oピン測定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09166649A true JPH09166649A (ja) | 1997-06-24 |
Family
ID=18385342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7346717A Withdrawn JPH09166649A (ja) | 1995-12-13 | 1995-12-13 | Icテストシステムにおけるi/oピン測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09166649A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1096395A1 (en) * | 1999-10-29 | 2001-05-02 | STMicroelectronics Limited | A method of reducing delays |
JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
-
1995
- 1995-12-13 JP JP7346717A patent/JPH09166649A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1096395A1 (en) * | 1999-10-29 | 2001-05-02 | STMicroelectronics Limited | A method of reducing delays |
JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
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Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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