JPH0980124A - 基準遅延時間の校正装置及び調整方法 - Google Patents
基準遅延時間の校正装置及び調整方法Info
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- JPH0980124A JPH0980124A JP7258136A JP25813695A JPH0980124A JP H0980124 A JPH0980124 A JP H0980124A JP 7258136 A JP7258136 A JP 7258136A JP 25813695 A JP25813695 A JP 25813695A JP H0980124 A JPH0980124 A JP H0980124A
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- calibration
- delay time
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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-
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- G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
- G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ボード間の温度差による遅延時間
差の影響を受けない高精度タイミング調整手段を実現す
る。 【構成】 校正出力端69n迄、あるいは校正出力端6
9n手前のゲート56n迄を含むループ形成回路を設け
る。
差の影響を受けない高精度タイミング調整手段を実現す
る。 【構成】 校正出力端69n迄、あるいは校正出力端6
9n手前のゲート56n迄を含むループ形成回路を設け
る。
Description
【0001】
【産業上の利用分野】この発明は、複数箇所の校正出力
端で基準遅延時間のタイミングが必要とする装置におい
て、この複数の校正出力端における基準遅延時間のスキ
ューを低減する回路及び調整方法に関する。
端で基準遅延時間のタイミングが必要とする装置におい
て、この複数の校正出力端における基準遅延時間のスキ
ューを低減する回路及び調整方法に関する。
【0002】
【従来の技術】図3に、ICテストシステムにおける従
来の基準遅延時間の校正回路の一例を示して説明する。
校正回路は、ループ遅延時間測定部82と、分配部84
と、制御部86と、複数の同軸ケーブル40a〜40
n、45と、複数のピンエレボード60a〜60nで成
る。
来の基準遅延時間の校正回路の一例を示して説明する。
校正回路は、ループ遅延時間測定部82と、分配部84
と、制御部86と、複数の同軸ケーブル40a〜40
n、45と、複数のピンエレボード60a〜60nで成
る。
【0003】ピンエレボード60nの場合の校正用ルー
プは、図3に示すように、ループ遅延時間測定部82
と、ORゲート75と、バッファ76と遅延素子78n
と、同軸ケーブル40nと、ゲート53nと、同軸ケー
ブル45とによりループを形成する。ループ遅延時間測
定部82は、前記のループ周波数を測定するものであ
る。
プは、図3に示すように、ループ遅延時間測定部82
と、ORゲート75と、バッファ76と遅延素子78n
と、同軸ケーブル40nと、ゲート53nと、同軸ケー
ブル45とによりループを形成する。ループ遅延時間測
定部82は、前記のループ周波数を測定するものであ
る。
【0004】基準遅延時間の校正は、ループ遅延時間測
定部82の出力端から各ピンエレボードのコネクタ端5
4n迄の遅延時間を基準の一定遅延時間Tstdとなるよ
うに、対応する遅延素子78nを設定する。これを制御
部86が順次実施して校正する。
定部82の出力端から各ピンエレボードのコネクタ端5
4n迄の遅延時間を基準の一定遅延時間Tstdとなるよ
うに、対応する遅延素子78nを設定する。これを制御
部86が順次実施して校正する。
【0005】一方、校正後に使用に供する基準パルス信
号は、TG90からのパルス信号を分配して各ピンエレ
ボードの校正出力端69nの信号が使用される。このこ
とは、校正時にループを形成していないゲート52nと
遅延素子55nとゲート56nのスキュー誤差の影響を
受けることを意味している。ここで各ピンエレボード
は、予め遅延素子55nにより、入力端51nから校正
出力端69n間を所望の一定遅延時間に調整されたボー
ドとして実装される。
号は、TG90からのパルス信号を分配して各ピンエレ
ボードの校正出力端69nの信号が使用される。このこ
とは、校正時にループを形成していないゲート52nと
遅延素子55nとゲート56nのスキュー誤差の影響を
受けることを意味している。ここで各ピンエレボード
は、予め遅延素子55nにより、入力端51nから校正
出力端69n間を所望の一定遅延時間に調整されたボー
ドとして実装される。
【0006】
【発明が解決しようとする課題】ところで、ゲート52
a〜52nと遅延素子55a〜55nとゲート56a〜
56nは、温度に対する遅延バラツキを有しており、予
め調整時とシステム実装時とでは、実装位置による温度
差等で遅延時間差を生じる為、十分なタイミング精度が
得られなかった。
a〜52nと遅延素子55a〜55nとゲート56a〜
56nは、温度に対する遅延バラツキを有しており、予
め調整時とシステム実装時とでは、実装位置による温度
差等で遅延時間差を生じる為、十分なタイミング精度が
得られなかった。
【0007】そこで、本発明が解決しようとする課題
は、ボード間の温度差等による遅延時間差の影響を受け
ない高精度タイミング調整手段の実現を目的とする。
は、ボード間の温度差等による遅延時間差の影響を受け
ない高精度タイミング調整手段の実現を目的とする。
【0008】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、校正出力端69n迄、あるいは
校正出力端69n手前のゲート56n迄を含むループ形
成回路を設ける構成手段とする。そして、このループに
よるループ時間を測定して複数箇所の校正出力端69n
を同一遅延時間に調整設定する。これにより、ボード間
の温度差等による遅延時間差の影響を相殺した高精度タ
イミング調整手段を実現する。
に、本発明の構成では、校正出力端69n迄、あるいは
校正出力端69n手前のゲート56n迄を含むループ形
成回路を設ける構成手段とする。そして、このループに
よるループ時間を測定して複数箇所の校正出力端69n
を同一遅延時間に調整設定する。これにより、ボード間
の温度差等による遅延時間差の影響を相殺した高精度タ
イミング調整手段を実現する。
【0009】
【実施例】図1に、ICテストシステムにおける基準遅
延時間の校正回路の一例を示して説明する。本発明例で
は、校正回路のループ形成手段として、各ピンエレボー
ドの校正出力端69nを含むループを形成させた点にあ
る。即ち、ピンエレボード60nの場合の校正用ループ
は、ループ遅延時間測定部82と、ORゲート75と、
バッファ76と遅延素子78nと、同軸ケーブル40n
と、ゲート52nと、遅延素子55nと、ゲート56n
と、同軸ケーブル45とによりループを形成する。この
ループ形成で、同様にして各ボードを順次調整して校正
実施する。
延時間の校正回路の一例を示して説明する。本発明例で
は、校正回路のループ形成手段として、各ピンエレボー
ドの校正出力端69nを含むループを形成させた点にあ
る。即ち、ピンエレボード60nの場合の校正用ループ
は、ループ遅延時間測定部82と、ORゲート75と、
バッファ76と遅延素子78nと、同軸ケーブル40n
と、ゲート52nと、遅延素子55nと、ゲート56n
と、同軸ケーブル45とによりループを形成する。この
ループ形成で、同様にして各ボードを順次調整して校正
実施する。
【0010】この結果、現在のボード間の温度差等に起
因するゲート52a〜52nと遅延素子55a〜55n
とゲート56a〜56nの遅延時間差の影響を相殺した
高精度タイミングを実現できることとなる。
因するゲート52a〜52nと遅延素子55a〜55n
とゲート56a〜56nの遅延時間差の影響を相殺した
高精度タイミングを実現できることとなる。
【0011】上記実施例の説明では、校正出力端69n
をコネクタ端54nにも接続した回路例で説明していた
が、図2(a)に示すように差動のゲート56nを使用
して一方の出力端を校正出力端69nに接続し、他方の
出力端をコネクタ端54nに接続する回路例がある。ま
た図2(b)に示すように特性の良い同一パッケージの
2つのゲートを利用して回路を構成する例があり、いず
れも同様にして実施可能である。
をコネクタ端54nにも接続した回路例で説明していた
が、図2(a)に示すように差動のゲート56nを使用
して一方の出力端を校正出力端69nに接続し、他方の
出力端をコネクタ端54nに接続する回路例がある。ま
た図2(b)に示すように特性の良い同一パッケージの
2つのゲートを利用して回路を構成する例があり、いず
れも同様にして実施可能である。
【0012】また上記実施例の説明では、ICテストシ
ステムを例とした場合で説明したが、複数点供給する基
準遅延時間のタイミング信号が要求される他のアプリケ
ーション(例えば信号発生器等)の装置にも適用可能で
ある。
ステムを例とした場合で説明したが、複数点供給する基
準遅延時間のタイミング信号が要求される他のアプリケ
ーション(例えば信号発生器等)の装置にも適用可能で
ある。
【0013】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。各
ボードの校正出力端69nを含むループを形成させ、こ
れにより校正実施する手段とすることにより、ボード間
の温度差等に起因するボード内遅延時間差の影響を受け
ない高精度タイミングを実現する効果が得られる。
ているので、下記に記載されるような効果を奏する。各
ボードの校正出力端69nを含むループを形成させ、こ
れにより校正実施する手段とすることにより、ボード間
の温度差等に起因するボード内遅延時間差の影響を受け
ない高精度タイミングを実現する効果が得られる。
【図1】本発明の、基準タイミング信号の校正回路例で
ある。
ある。
【図2】本発明の、(a)差動バッファゲート56nで
2分岐した校正回路図例と、(b)同一特性のゲート5
6nで2分岐した校正回路図例である。
2分岐した校正回路図例と、(b)同一特性のゲート5
6nで2分岐した校正回路図例である。
【図3】従来の、基準タイミング信号の校正回路例であ
る。
る。
40a〜40n、45 同軸ケーブル 52a〜52n、53a〜53n、56a〜56n ゲ
ート 54a〜54n コネクタ端 55a〜55n、78a〜78n 遅延素子 60a〜60n ピンエレボード 69a〜69n 校正出力端 75 ORゲート 76 バッファ 82 ループ遅延時間測定部 84 分配部 86 制御部 90 TG
ート 54a〜54n コネクタ端 55a〜55n、78a〜78n 遅延素子 60a〜60n ピンエレボード 69a〜69n 校正出力端 75 ORゲート 76 バッファ 82 ループ遅延時間測定部 84 分配部 86 制御部 90 TG
Claims (2)
- 【請求項1】 ループ遅延時間測定部を有して、複数箇
所の校正出力端で基準遅延時間のタイミング信号の校正
装置において、 校正出力端迄、あるいは校正出力端手前のゲート迄を含
むループ形成回路を設け、 以上を具備していることを特徴とした基準遅延時間の校
正装置。 - 【請求項2】 ループ遅延時間測定部を有して、複数箇
所の校正出力端で基準遅延時間のタイミング信号の校正
装置において、 校正出力端迄、あるいは校正出力端手前のゲート迄を含
むループ形成回路を設け、 前記ループ形成によるループ時間を測定して複数箇所の
校正出力端を同一遅延時間に調整設定する校正手段を設
け、 以上を具備していることを特徴とした基準遅延時間の調
整方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7258136A JPH0980124A (ja) | 1995-09-11 | 1995-09-11 | 基準遅延時間の校正装置及び調整方法 |
US08/711,340 US5811655A (en) | 1995-09-11 | 1996-09-05 | Delay time calibration circuit and method |
DE19636916A DE19636916A1 (de) | 1995-09-11 | 1996-09-11 | Verzögerungszeitkalibrierungsschaltung und -verfahren |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7258136A JPH0980124A (ja) | 1995-09-11 | 1995-09-11 | 基準遅延時間の校正装置及び調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0980124A true JPH0980124A (ja) | 1997-03-28 |
Family
ID=17316022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7258136A Pending JPH0980124A (ja) | 1995-09-11 | 1995-09-11 | 基準遅延時間の校正装置及び調整方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5811655A (ja) |
JP (1) | JPH0980124A (ja) |
DE (1) | DE19636916A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6163759A (en) * | 1997-11-21 | 2000-12-19 | Advantest Corporation | Method for calibrating variable delay circuit and a variable delay circuit using the same |
US6223314B1 (en) * | 1997-12-31 | 2001-04-24 | Karim Arabi | Method of dynamic on-chip digital integrated circuit testing |
JP3616247B2 (ja) * | 1998-04-03 | 2005-02-02 | 株式会社アドバンテスト | Ic試験装置におけるスキュー調整方法及びこれに用いる疑似デバイス |
KR100383728B1 (ko) | 1998-05-19 | 2003-05-12 | 가부시키가이샤 아드반테스트 | 반도체 디바이스 시험 장치 및 그 캘리브레이션 방법 |
DE19922907B4 (de) * | 1998-05-19 | 2006-08-10 | Advantest Corp. | Kalibrierverfahren zum Kalibrieren einer Ausgabezeit eines Prüfsignals, Kalibrierverfahren zum Kalibrieren einer Zeitverschiebung und Halbleiterprüfeinrichtung |
US6820234B2 (en) | 1998-06-29 | 2004-11-16 | Acuid Limited | Skew calibration means and a method of skew calibration |
JP3625400B2 (ja) | 1999-09-22 | 2005-03-02 | 株式会社東芝 | 可変遅延素子のテスト回路 |
US6609077B1 (en) | 2000-05-31 | 2003-08-19 | Teradyne, Inc. | ATE timing measurement unit and method |
DE10034850B4 (de) * | 2000-07-18 | 2006-06-08 | Infineon Technologies Ag | System zum Test integrierter digitaler Halbleiterbauelemente |
DE10061962A1 (de) * | 2000-12-13 | 2002-03-28 | Infineon Technologies Ag | Verfahren zum Betrieb einer Testvorrichtung für Halbleiterbauelemente |
US7283917B2 (en) * | 2001-12-12 | 2007-10-16 | Alcatel Canada Inc. | System and method for calibrating an adjustable delay time for a delay module |
US6934896B2 (en) * | 2001-12-31 | 2005-08-23 | Advantest Corp. | Time shift circuit for functional and AC parametric test |
US6956365B2 (en) * | 2003-04-08 | 2005-10-18 | Credence Systems Corporation | System and method for calibration of testing equipment using device photoemission |
US7239971B2 (en) * | 2004-04-16 | 2007-07-03 | Formfactor, Inc. | Method and apparatus for calibrating communications channels |
US7352189B2 (en) * | 2005-03-09 | 2008-04-01 | Agilent Technologies, Inc. | Time aligned bussed triggering using synchronized time-stamps and programmable delays |
US7525360B1 (en) * | 2006-04-21 | 2009-04-28 | Altera Corporation | I/O duty cycle and skew control |
US7706996B2 (en) * | 2006-04-21 | 2010-04-27 | Altera Corporation | Write-side calibration for data interface |
WO2012002935A1 (en) * | 2010-06-29 | 2012-01-05 | Teradyne, Inc. | Calibrating a channel of a test system |
CN102419417B (zh) * | 2011-08-17 | 2014-02-26 | 北京时代民芯科技有限公司 | 一种现场可编程逻辑门阵列触发器传播延迟的测试电路 |
CN115420388B (zh) * | 2022-08-17 | 2023-08-29 | 长春理工大学 | 一种光学延迟***延迟时间非线性校准方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Icテスタ |
-
1995
- 1995-09-11 JP JP7258136A patent/JPH0980124A/ja active Pending
-
1996
- 1996-09-05 US US08/711,340 patent/US5811655A/en not_active Expired - Fee Related
- 1996-09-11 DE DE19636916A patent/DE19636916A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE19636916A1 (de) | 1997-03-13 |
US5811655A (en) | 1998-09-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |