JPH02303025A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02303025A JPH02303025A JP12394189A JP12394189A JPH02303025A JP H02303025 A JPH02303025 A JP H02303025A JP 12394189 A JP12394189 A JP 12394189A JP 12394189 A JP12394189 A JP 12394189A JP H02303025 A JPH02303025 A JP H02303025A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に浅い拡散層を有する半導体装置を得る場合
に適用して好適な半導体装置の製造方法に係わる。
に適用して好適な半導体装置の製造方法に係わる。
本発明は半導体装置の製造方法に係わり、半導体基板に
所望の拡散層の深さより浅く不純物をイオン注入し、次
いでエネルギー線照射による高温短時間の活性化処理を
行い、次いで低温処理により上記所望の深さの拡散層を
、形成するものであって、このよう呻することによって
接合近傍の２次欠陥の発生を回避し、リーク電流の低減
化をはかる。
所望の拡散層の深さより浅く不純物をイオン注入し、次
いでエネルギー線照射による高温短時間の活性化処理を
行い、次いで低温処理により上記所望の深さの拡散層を
、形成するものであって、このよう呻することによって
接合近傍の２次欠陥の発生を回避し、リーク電流の低減
化をはかる。
近年、ＭＯＳメモリーの大容量化が一役と進むにつれ、
そのゲート長も、０．５μｍ以下のデバイスの開発もさ
れつつある。この場合、ショートチャンネル効果の低減
化のために、特にそのソース及びドレイン各領域におい
ては、浅い接合すなわち浅い拡散層の形成が望まれる。
そのゲート長も、０．５μｍ以下のデバイスの開発もさ
れつつある。この場合、ショートチャンネル効果の低減
化のために、特にそのソース及びドレイン各領域におい
ては、浅い接合すなわち浅い拡散層の形成が望まれる。
この浅い接合の形成方法としては、例えば特開昭６２−
２６６８２９号公開公報に開示された方法がある。これ
は、半導体基板に、シリコンイオン注入によって赤外線
吸収の大なるアモルファス層を形成し、これの上に不純
物源のＰＳＧ膜或いはＢＳＧ膜を形成し、ハロゲンラン
プによる高温短時間加熱のいわゆるＰＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍｅｌ Ａｎｎｅａｌ）を行うものである。
２６６８２９号公開公報に開示された方法がある。これ
は、半導体基板に、シリコンイオン注入によって赤外線
吸収の大なるアモルファス層を形成し、これの上に不純
物源のＰＳＧ膜或いはＢＳＧ膜を形成し、ハロゲンラン
プによる高温短時間加熱のいわゆるＰＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍｅｌ Ａｎｎｅａｌ）を行うものである。
二のようなＲＴＡによる場合、電気炉を用いた長時間加
熱（以下ＦＡという）に比し、浅い接合の形成に有利で
あるが、この場合そのリーク電流がＦＡによる場合の２
〜３割程度大きくなる。これは、ＲＴＡによることによ
って浅い接合の形成が可能となって、アニール時（結晶
回復時）に成長する２次欠陥層が接合近傍に生じ、これ
が例えばＭＯＳ）ランジスタの動作時の空乏層領域内に
存在することになってリーク電流を増加させるものと思
われる。
熱（以下ＦＡという）に比し、浅い接合の形成に有利で
あるが、この場合そのリーク電流がＦＡによる場合の２
〜３割程度大きくなる。これは、ＲＴＡによることによ
って浅い接合の形成が可能となって、アニール時（結晶
回復時）に成長する２次欠陥層が接合近傍に生じ、これ
が例えばＭＯＳ）ランジスタの動作時の空乏層領域内に
存在することになってリーク電流を増加させるものと思
われる。
本発明は上述した接合近傍に結晶欠陥が存在することに
よるリーク電流の増大化の課題の解決をはかることを主
たる目的とする。
よるリーク電流の増大化の課題の解決をはかることを主
たる目的とする。
本発明は、例えば第２図に示すように、半導体基板（１
）に所望すなわち目的とする拡散層の深さより浅く不純
物をイオン注入してイオン注入領域（２）を形成する工
程と、次いでエネルギー線照射による高温短時間の活性
化処理つ、まりＲＴＡを行う工程と、次いで第３図に示
すように低温熱処理により所望の深さの拡散層（３）を
形成工程とを経る。
）に所望すなわち目的とする拡散層の深さより浅く不純
物をイオン注入してイオン注入領域（２）を形成する工
程と、次いでエネルギー線照射による高温短時間の活性
化処理つ、まりＲＴＡを行う工程と、次いで第３図に示
すように低温熱処理により所望の深さの拡散層（３）を
形成工程とを経る。
本発明方法によれば、目的とする拡散ＦＪ （３）の深
さより浅く不純物のイオン注入を行って、此処でＲＴＡ
を行うので、図中Ｘ印をもって模式的に示すように、２
次欠陥（４）が発生しても、つぎに低温熱処理の例えば
ＦＡを行って目的とする所望の深さの拡散層（３）を形
成することによって、２次欠陥（４）は、最終的拡散層
（３）による、接合Ｊより浅い位置に存在することにな
る。これによってリーク電流の低減化がはかられる。
さより浅く不純物のイオン注入を行って、此処でＲＴＡ
を行うので、図中Ｘ印をもって模式的に示すように、２
次欠陥（４）が発生しても、つぎに低温熱処理の例えば
ＦＡを行って目的とする所望の深さの拡散層（３）を形
成することによって、２次欠陥（４）は、最終的拡散層
（３）による、接合Ｊより浅い位置に存在することにな
る。これによってリーク電流の低減化がはかられる。
図面を参照して例えばメモリセルを構成するＭＯＳ）ラ
ンジスタに適用する場合を説明する。
ンジスタに適用する場合を説明する。
図はＬ Ｄ Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ） 構造のＭＯＳトランジスタを得る場合の各工
程の拡大断面図を示す。
ｉｎ） 構造のＭＯＳトランジスタを得る場合の各工
程の拡大断面図を示す。
先ず、第１図に示すように、第１導電形例えばｐ形の例
えばシリコン半導体基板（１）の１主面に、ゲート絶縁
膜（５）を介してゲート電極（６）を形成する。
えばシリコン半導体基板（１）の１主面に、ゲート絶縁
膜（５）を介してゲート電極（６）を形成する。
（８）は基板（１）のいわゆるフィールド部の表面に形
成された例えば厚いＳ１０．酸化膜より成る絶縁層で、
この絶縁層（８）とゲート電極（６）とをイオン注入マ
スクとして、浅いイオン注入によって、第２導電形例え
ばｎ型の低不純物濃度領域（７）、すなわち低濃度ソー
ス及びドレイン領域（７Ｓ）及び（７ｄ）をゲート部の
両側に形成する。その後、ゲート電極（６）の両側面に
例えばＳ１０．絶縁層より成る側壁部（９）いわゆるサ
イドウオールを周知の技術によって形成する。
成された例えば厚いＳ１０．酸化膜より成る絶縁層で、
この絶縁層（８）とゲート電極（６）とをイオン注入マ
スクとして、浅いイオン注入によって、第２導電形例え
ばｎ型の低不純物濃度領域（７）、すなわち低濃度ソー
ス及びドレイン領域（７Ｓ）及び（７ｄ）をゲート部の
両側に形成する。その後、ゲート電極（６）の両側面に
例えばＳ１０．絶縁層より成る側壁部（９）いわゆるサ
イドウオールを周知の技術によって形成する。
次にゲート電極（６）、厚い絶縁層（８）及び側壁部（
９）をイオン注入マスクとして高濃度ソース及びドレイ
ン各領域を形成するものであるが、特に本発明において
は、先ず第２図に示すように、目的とする、すなわち最
終的に得る各高濃度ソース及びドレイン各領域の所望の
深さを得るためのイオン注入エネルギーより低い例えば
１／２のエネルギーをもって例えばＡｓ２．ＢＦ；等を
イオン注入してｎ形の高不純物の注入領域（２）、すな
わち浅い深さのソース及びドレイン各高濃度の注入領域
〈２Ｓ）及び（２ｄ）を形成し、次いでエキシマレーザ
−、ハロゲンランプ等による高温短時間アニール（ＲＴ
Ａ）、例えば１０００℃〜１２００℃で数秒〜数１０秒
のアニールを行って不純物の活性化を行う。このときこ
の浅い領域（２Ｓ）及び（２ｄ）の接合近接にＸ印をも
って示すように２次欠陥（４）が発生する。そして次に
低温電気炉アニール、或いはランプアニール等によって
８５０℃程度以下による低温の長時間アニールを行って
領域（２ｓ）及び（２ｄ）すなわち接合Ｊを深くし、第
３図に示すように、目的とする深さＸ」 の拡散層（３
）、すなわち目的とするソース及びドレイン各領域（３
Ｓ）及び（３ｄ）を形成する。
９）をイオン注入マスクとして高濃度ソース及びドレイ
ン各領域を形成するものであるが、特に本発明において
は、先ず第２図に示すように、目的とする、すなわち最
終的に得る各高濃度ソース及びドレイン各領域の所望の
深さを得るためのイオン注入エネルギーより低い例えば
１／２のエネルギーをもって例えばＡｓ２．ＢＦ；等を
イオン注入してｎ形の高不純物の注入領域（２）、すな
わち浅い深さのソース及びドレイン各高濃度の注入領域
〈２Ｓ）及び（２ｄ）を形成し、次いでエキシマレーザ
−、ハロゲンランプ等による高温短時間アニール（ＲＴ
Ａ）、例えば１０００℃〜１２００℃で数秒〜数１０秒
のアニールを行って不純物の活性化を行う。このときこ
の浅い領域（２Ｓ）及び（２ｄ）の接合近接にＸ印をも
って示すように２次欠陥（４）が発生する。そして次に
低温電気炉アニール、或いはランプアニール等によって
８５０℃程度以下による低温の長時間アニールを行って
領域（２ｓ）及び（２ｄ）すなわち接合Ｊを深くし、第
３図に示すように、目的とする深さＸ」 の拡散層（３
）、すなわち目的とするソース及びドレイン各領域（３
Ｓ）及び（３ｄ）を形成する。
尚、上述した例では、低濃度ソース及びドレイン領域（
７ｓ）及び（７ｄ）を側壁部（９）の形成前に別工程の
イオン注入によって形成した場合であるが、この工程を
省略して低温長時間加熱処理によって広げられた領域（
３ｓ）及び（３ｄ）の、側壁部（９）下に入り込む領域
によって形成することもできる。
７ｓ）及び（７ｄ）を側壁部（９）の形成前に別工程の
イオン注入によって形成した場合であるが、この工程を
省略して低温長時間加熱処理によって広げられた領域（
３ｓ）及び（３ｄ）の、側壁部（９）下に入り込む領域
によって形成することもできる。
また、上述した例は本発明をＬＤＤ型ＭＯ３）ランジス
タを得る場合に適用したものであるが、ＬＤＤ型以外の
ＭＯＳトランジスタを始めとし、各種半導体装置の製造
に適用することができる。
タを得る場合に適用したものであるが、ＬＤＤ型以外の
ＭＯＳトランジスタを始めとし、各種半導体装置の製造
に適用することができる。
本発明方法によれば、目的とする拡散層（３）の深さよ
り浅く不純物のイオン注入を行って、此処でＲＴＡを行
うので、図中Ｘ印をもって模式的に示すように、２次欠
陥（４）が発生しても、つぎに低温熱処理の例えばＦＡ
を行って目的とする所望の深さの拡散層（３）を形成す
ることによって、２次欠陥（４）は、最終的拡散層（３
）による、接合ｊの深さより浅い位置に存在することに
なるので、この２次欠陥（４）による動作時の直接的影
響が回避されリーク電流の低減化をはかることができる
。
り浅く不純物のイオン注入を行って、此処でＲＴＡを行
うので、図中Ｘ印をもって模式的に示すように、２次欠
陥（４）が発生しても、つぎに低温熱処理の例えばＦＡ
を行って目的とする所望の深さの拡散層（３）を形成す
ることによって、２次欠陥（４）は、最終的拡散層（３
）による、接合ｊの深さより浅い位置に存在することに
なるので、この２次欠陥（４）による動作時の直接的影
響が回避されリーク電流の低減化をはかることができる
。
図面の簡単な説明
第１図〜第３図は本発明をＭＯＳ）ランジスタの製法に
適用した場合の各工程の断面図である。
適用した場合の各工程の断面図である。
（１）は半導体基板、（２）は注入領域、（３）は拡散
層、（４）は結晶欠陥、（５）はゲート絶縁膜、〔６）
はゲート電極である。
層、（４）は結晶欠陥、（５）はゲート絶縁膜、〔６）
はゲート電極である。
代 理 人 松 隈 秀 盛−１暇
のＶｒ面日 第１図 第２図 ｊ−一−−琲舎 一工禾呈の断面口 第３図
のＶｒ面日 第１図 第２図 ｊ−一−−琲舎 一工禾呈の断面口 第３図
Claims (1)
- 【特許請求の範囲】 半導体基板に所望の拡散層の深さより浅く不純物をイオ
ン注入する工程と、 次いでエネルギー線照射による高温短時間の活性化処理
を行う工程と、 次いで低温処理により上記所望の深さの拡散層を形成す
る ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12394189A JPH02303025A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12394189A JPH02303025A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303025A true JPH02303025A (ja) | 1990-12-17 |
Family
ID=14873142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12394189A Pending JPH02303025A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059856A (ja) * | 2001-08-09 | 2003-02-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-05-17 JP JP12394189A patent/JPH02303025A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059856A (ja) * | 2001-08-09 | 2003-02-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
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