JPS61263258A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPS61263258A JPS61263258A JP60105175A JP10517585A JPS61263258A JP S61263258 A JPS61263258 A JP S61263258A JP 60105175 A JP60105175 A JP 60105175A JP 10517585 A JP10517585 A JP 10517585A JP S61263258 A JPS61263258 A JP S61263258A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ｃＭｏｓｉ半導体装置の製造方法、詳しくは
Ｎチャンネルトランジスタ（以下Ｎ ａｈ Ｔｒ。
Ｎチャンネルトランジスタ（以下Ｎ ａｈ Ｔｒ。
と略す）のドレイン領域での電界集中を緩和し、かつ、
Ｐチャンネルトランジスタ（以下ＰｃｈＴｒ。
Ｐチャンネルトランジスタ（以下ＰｃｈＴｒ。
と略す）のバンチスルー耐圧の向上をはかることのでき
るＣＭＯＳ型半導体装置の製造方法に関する０ 従来の技術 近年半導体装置は、低消費電力の要求からＣＭＯＳ型半
導体装置の開発が活発に行なわれている。
るＣＭＯＳ型半導体装置の製造方法に関する０ 従来の技術 近年半導体装置は、低消費電力の要求からＣＭＯＳ型半
導体装置の開発が活発に行なわれている。
このＣＭＯＳ型半導体装置の微細化を行う場合、Ｎｃｈ
Ｔｒ、のドレイン領域での電界集中に起因するホットキ
ャリア効果や、ＰｃｈＴｒ、のショートチャンネル効果
などによる特性劣化が問題となってくる。Ｎ ａｈ Ｔ
ｒ、のホットキャリア効果を抑制するためには、ソース
会ドレイン拡散層のゲート側端部に低濃度拡散層を設け
る方法があシ、例えば、二重拡散ドレイン構造などが提
案されている。また、Ｐ ａｈ Ｔｒ、のパンチスルー
耐圧を向上させるためには、基板不純物濃度を上げたシ
、高エネルギーでリンイオンを注入することによって深
い領域に比較的高濃度のｎ型領域を形成する方法がある
。これらの方法を組み合わせた０ＭＯ３構造を第２図に
示す。ここではＰ型ウェル構造について示している。図
中、１がｎ型基板、２がＰ型ウェル領域、３が素子分離
領域、４がゲート絶縁膜、５がポリシリコンゲートであ
る。６はリンイオンの深い注入によって形成されたｎ型
領域であり、これは、ゲート電極形成前にＰｃｈ領域の
みに形成される。
Ｔｒ、のドレイン領域での電界集中に起因するホットキ
ャリア効果や、ＰｃｈＴｒ、のショートチャンネル効果
などによる特性劣化が問題となってくる。Ｎ ａｈ Ｔ
ｒ、のホットキャリア効果を抑制するためには、ソース
会ドレイン拡散層のゲート側端部に低濃度拡散層を設け
る方法があシ、例えば、二重拡散ドレイン構造などが提
案されている。また、Ｐ ａｈ Ｔｒ、のパンチスルー
耐圧を向上させるためには、基板不純物濃度を上げたシ
、高エネルギーでリンイオンを注入することによって深
い領域に比較的高濃度のｎ型領域を形成する方法がある
。これらの方法を組み合わせた０ＭＯ３構造を第２図に
示す。ここではＰ型ウェル構造について示している。図
中、１がｎ型基板、２がＰ型ウェル領域、３が素子分離
領域、４がゲート絶縁膜、５がポリシリコンゲートであ
る。６はリンイオンの深い注入によって形成されたｎ型
領域であり、これは、ゲート電極形成前にＰｃｈ領域の
みに形成される。
また、７は低濃度のｎ型拡散層であり、８は高濃度のｎ
型拡散層である。これら低濃度および高濃度の各ｎ型拡
散層７，８は、まず低濃度のリンイオンを注入し、ドラ
イブインを行った後、高濃度のヒ素を注入することによ
って形成される。しかし、この二重拡散ドレイン構造を
形成するためには、０ＭＯ８では、２回のアスク工程を
必要とし、さらに深いイオン注入によるｎ型領域６の形
成時にもマスクを必要とするため、工程が複雑となり、
実用面からは大いに問題がある。なお、９はボロンによ
るＰ型拡散層である。
型拡散層である。これら低濃度および高濃度の各ｎ型拡
散層７，８は、まず低濃度のリンイオンを注入し、ドラ
イブインを行った後、高濃度のヒ素を注入することによ
って形成される。しかし、この二重拡散ドレイン構造を
形成するためには、０ＭＯ８では、２回のアスク工程を
必要とし、さらに深いイオン注入によるｎ型領域６の形
成時にもマスクを必要とするため、工程が複雑となり、
実用面からは大いに問題がある。なお、９はボロンによ
るＰ型拡散層である。
発明が解決しようとする問題点
本発明は、マスク工程を少なくしつつＮ ａｈ Ｔｒ。
のドレイン領域の電界を緩和し、かつ、Ｐ ｃｈ Ｔｒ
。
。
のショートチャンネル効果を抑制することのできるＣＭ
Ｏ８型半導体装置の製造方法を提供するものである。
Ｏ８型半導体装置の製造方法を提供するものである。
問題点を解決するための手段
本発明の方法は、第１の導電型を有する半導体基板内に
、第２の導電型を有するウェル領域を有するＣＭＯ３型
半導体装置の一対のポリシリコンゲート電極形成後、基
板全面にセルファラインでリンイオンの注入を行い、Ｎ
型拡散層を形成する工程をそなえたもので、その後、こ
れに重ねて、Ｎチャンネル側へヒ素又はリン、Ｐチャン
ネル側ヘボロンの注入を行い、ソース・ドレイン領域全
形成するＣＭＯ８型半導体装置の製造方法である。
、第２の導電型を有するウェル領域を有するＣＭＯ３型
半導体装置の一対のポリシリコンゲート電極形成後、基
板全面にセルファラインでリンイオンの注入を行い、Ｎ
型拡散層を形成する工程をそなえたもので、その後、こ
れに重ねて、Ｎチャンネル側へヒ素又はリン、Ｐチャン
ネル側ヘボロンの注入を行い、ソース・ドレイン領域全
形成するＣＭＯ８型半導体装置の製造方法である。
作用
本発明の製造方法によると、プロセスが簡単であるにも
かかわらず、ＮｏｈＴｒ、のホットキャリア効果やＰ
ａｈ Ｔｒ、のショートチャンネル効果による特性劣化
を抑制したＣＭＯ８型半導体装置が得られる。
かかわらず、ＮｏｈＴｒ、のホットキャリア効果やＰ
ａｈ Ｔｒ、のショートチャンネル効果による特性劣化
を抑制したＣＭＯ８型半導体装置が得られる。
実施例
次に本発明によるＣＭＯ８型半導体装置の製造方法を第
１図ａ−ｏの図面を用いて説明する。ここでは、一実施
例としてＰウェルｆｉｃＭＯ８半導体装置の場合につい
て述べる。
１図ａ−ｏの図面を用いて説明する。ここでは、一実施
例としてＰウェルｆｉｃＭＯ８半導体装置の場合につい
て述べる。
まず第１図乙のように通常の技術により、ポリシリコン
ゲート電極まで形成した後、リンイオン１ｏを、加速エ
ネルギー５ｏｘａｖ、注入量ｅ５Ｘ１０ ｃｍの条件で
基板全面に注入する。次いで、窒素雰囲気中にて１００
０’Ｃ１１０分のドライブインを行い、第１図すのよう
に、リン拡散層７′を形成する。
ゲート電極まで形成した後、リンイオン１ｏを、加速エ
ネルギー５ｏｘａｖ、注入量ｅ５Ｘ１０ ｃｍの条件で
基板全面に注入する。次いで、窒素雰囲気中にて１００
０’Ｃ１１０分のドライブインを行い、第１図すのよう
に、リン拡散層７′を形成する。
リンの拡散層７′の拡散深さは約０．７μｍである。
その後は従来通り第１図Ｃのように、Ｎチャンネル側ソ
ース・ドレイン８へは、ヒ素又バリンイオンの注入を例
えばヒ素を４０に６Ｙで４Ｘ１０ｃｍの注入条件で行い
、Ｐチャンネル側ンース・ドレイン９へはボＱ７の注入
を２５ ＫｅＹで３Ｘ１０ｃｍ行うことによって、ソー
ス・ドレイン拡散層の形成を完了する。以降は既知の技
術にて、眉間絶縁膜形成、コンタクト用窓開け、および
アルミ電極配線の形成を行うことにより、ＣＭＯ８型半
導体 ４装置が完成される。
ース・ドレイン８へは、ヒ素又バリンイオンの注入を例
えばヒ素を４０に６Ｙで４Ｘ１０ｃｍの注入条件で行い
、Ｐチャンネル側ンース・ドレイン９へはボＱ７の注入
を２５ ＫｅＹで３Ｘ１０ｃｍ行うことによって、ソー
ス・ドレイン拡散層の形成を完了する。以降は既知の技
術にて、眉間絶縁膜形成、コンタクト用窓開け、および
アルミ電極配線の形成を行うことにより、ＣＭＯ８型半
導体 ４装置が完成される。
上述した本発明の方法は、先に示した従来の方法に比べ
て、プロセスが非常に簡単であるにもかかわらず、Ｎ
ａｈ Ｔｒ、については従来のヒ素のみの注入によるも
のより約２ｖ耐圧が向上し、ホットキャリア発生を抑制
できた。また、Ｐ ａｈ Ｔｒ、については、従来のボ
ロンのみの注入によるものがチャンネル長が１．５μｍ
程度から、ショートチャンネル効果が顕著になっていた
のに対して、本発明の方法によって形成されたものは、
チャンネル長１．２μｍ程度までショートチャンネル効
果を抑制することができた。
て、プロセスが非常に簡単であるにもかかわらず、Ｎ
ａｈ Ｔｒ、については従来のヒ素のみの注入によるも
のより約２ｖ耐圧が向上し、ホットキャリア発生を抑制
できた。また、Ｐ ａｈ Ｔｒ、については、従来のボ
ロンのみの注入によるものがチャンネル長が１．５μｍ
程度から、ショートチャンネル効果が顕著になっていた
のに対して、本発明の方法によって形成されたものは、
チャンネル長１．２μｍ程度までショートチャンネル効
果を抑制することができた。
発明の効果
以上に説明したように、本発明の方法によると、プロセ
スが簡単であり、かつ、ＮｏｈＴｒ、のホットキャリア
効果およびＰｃｈ’ｌｊのショートチャンネル効果によ
る特性劣化を抑制することが可能になり、信頼性の高い
微細なＣＭＯ８型半導体装置を形成することができる。
スが簡単であり、かつ、ＮｏｈＴｒ、のホットキャリア
効果およびＰｃｈ’ｌｊのショートチャンネル効果によ
る特性劣化を抑制することが可能になり、信頼性の高い
微細なＣＭＯ８型半導体装置を形成することができる。
第１図亀〜Ｃは、本発明の製造方法を説明するための製
作過程に対応させて示した断面図、第２図は、従来の方
法によって形成されたＣＭＯ３型半導体装置の断面図で
ある。 １・・・・・・シリコン基板、２・・・・・・Ｐウェル
領域、３・・・・・・素子分離用酸化膜、４・・・・・
・ゲート酸化膜、６・・・・・・ポリシリコンゲート、
６・・・・・・リンの深い注入によるｎ型層、ア、７′
・・・・・・低濃度ｎ型拡散層、８・・・・・・高濃度
ｎ型拡散層、９・・・・・・高濃度Ｐ型拡散層、１ｏ・
・・・・・リンイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ／−１八シＶシリコ〉Ｊ
ＩＪ！ズ ５・・−ノｔ’Ｉノシリコンゲ
一ト（ａ） ４・・、ゲ―ト藏イヒ
臘７′・・・イふシーＪ ｉｇ拒１瞼５ノー（ｂ）
作過程に対応させて示した断面図、第２図は、従来の方
法によって形成されたＣＭＯ３型半導体装置の断面図で
ある。 １・・・・・・シリコン基板、２・・・・・・Ｐウェル
領域、３・・・・・・素子分離用酸化膜、４・・・・・
・ゲート酸化膜、６・・・・・・ポリシリコンゲート、
６・・・・・・リンの深い注入によるｎ型層、ア、７′
・・・・・・低濃度ｎ型拡散層、８・・・・・・高濃度
ｎ型拡散層、９・・・・・・高濃度Ｐ型拡散層、１ｏ・
・・・・・リンイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ／−１八シＶシリコ〉Ｊ
ＩＪ！ズ ５・・−ノｔ’Ｉノシリコンゲ
一ト（ａ） ４・・、ゲ―ト藏イヒ
臘７′・・・イふシーＪ ｉｇ拒１瞼５ノー（ｂ）
Claims (2)
- （１）一導電型のシリコン基板上に反対導電型のウェル
領域を有するＣＭＯＳ型半導体装置の一対のゲート電極
形成後同ゲート電極をマスクとしてＮ型不純物イオンを
注入し、ＮチャンネルおよびＰチャンネルのソース・ド
レイン領域となるべき部分に、予めＮ型拡散層を形成す
ることを特徴とするＣＭＯＳ型半導体装置の製造方法。 - （２）Ｎ型不純物イオンが注入量１×１０＾１＾２〜５
×１０＾１＾４ｃｍのリンであることを特徴とする特許
請求の範囲第１項記載のＣＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105175A JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105175A JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263258A true JPS61263258A (ja) | 1986-11-21 |
| JPH0630390B2 JPH0630390B2 (ja) | 1994-04-20 |
Family
ID=14400339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105175A Expired - Lifetime JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630390B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102543A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
| JPH0321058A (ja) * | 1989-06-16 | 1991-01-29 | Nippondenso Co Ltd | Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法 |
| JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591180A (en) * | 1978-12-27 | 1980-07-10 | Seiko Epson Corp | Non-volatile semiconductor memory |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-05-17 JP JP60105175A patent/JPH0630390B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591180A (en) * | 1978-12-27 | 1980-07-10 | Seiko Epson Corp | Non-volatile semiconductor memory |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02102543A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
| JPH0321058A (ja) * | 1989-06-16 | 1991-01-29 | Nippondenso Co Ltd | Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法 |
| JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630390B2 (ja) | 1994-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |