JPS61263258A - Cmos型半導体装置の製造方法 - Google Patents
Cmos型半導体装置の製造方法Info
- Publication number
- JPS61263258A JPS61263258A JP60105175A JP10517585A JPS61263258A JP S61263258 A JPS61263258 A JP S61263258A JP 60105175 A JP60105175 A JP 60105175A JP 10517585 A JP10517585 A JP 10517585A JP S61263258 A JPS61263258 A JP S61263258A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- type
- implanted
- drain
- phosphorus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 15
- 239000011574 phosphorus Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 2
- -1 phosphorus ions Chemical class 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 229910052785 arsenic Inorganic materials 0.000 abstract description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 3
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 12
- 238000002513 implantation Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- KZSNJWFQEVHDMF-UHFFFAOYSA-N Valine Natural products CC(C)C(N)C(O)=O KZSNJWFQEVHDMF-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 210000000744 eyelid Anatomy 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004474 valine Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、cMosi半導体装置の製造方法、詳しくは
Nチャンネルトランジスタ(以下N ah Tr。
Nチャンネルトランジスタ(以下N ah Tr。
と略す)のドレイン領域での電界集中を緩和し、かつ、
Pチャンネルトランジスタ(以下PchTr。
Pチャンネルトランジスタ(以下PchTr。
と略す)のバンチスルー耐圧の向上をはかることのでき
るCMOS型半導体装置の製造方法に関する0 従来の技術 近年半導体装置は、低消費電力の要求からCMOS型半
導体装置の開発が活発に行なわれている。
るCMOS型半導体装置の製造方法に関する0 従来の技術 近年半導体装置は、低消費電力の要求からCMOS型半
導体装置の開発が活発に行なわれている。
このCMOS型半導体装置の微細化を行う場合、Nch
Tr、のドレイン領域での電界集中に起因するホットキ
ャリア効果や、PchTr、のショートチャンネル効果
などによる特性劣化が問題となってくる。N ah T
r、のホットキャリア効果を抑制するためには、ソース
会ドレイン拡散層のゲート側端部に低濃度拡散層を設け
る方法があシ、例えば、二重拡散ドレイン構造などが提
案されている。また、P ah Tr、のパンチスルー
耐圧を向上させるためには、基板不純物濃度を上げたシ
、高エネルギーでリンイオンを注入することによって深
い領域に比較的高濃度のn型領域を形成する方法がある
。これらの方法を組み合わせた0MO3構造を第2図に
示す。ここではP型ウェル構造について示している。図
中、1がn型基板、2がP型ウェル領域、3が素子分離
領域、4がゲート絶縁膜、5がポリシリコンゲートであ
る。6はリンイオンの深い注入によって形成されたn型
領域であり、これは、ゲート電極形成前にPch領域の
みに形成される。
Tr、のドレイン領域での電界集中に起因するホットキ
ャリア効果や、PchTr、のショートチャンネル効果
などによる特性劣化が問題となってくる。N ah T
r、のホットキャリア効果を抑制するためには、ソース
会ドレイン拡散層のゲート側端部に低濃度拡散層を設け
る方法があシ、例えば、二重拡散ドレイン構造などが提
案されている。また、P ah Tr、のパンチスルー
耐圧を向上させるためには、基板不純物濃度を上げたシ
、高エネルギーでリンイオンを注入することによって深
い領域に比較的高濃度のn型領域を形成する方法がある
。これらの方法を組み合わせた0MO3構造を第2図に
示す。ここではP型ウェル構造について示している。図
中、1がn型基板、2がP型ウェル領域、3が素子分離
領域、4がゲート絶縁膜、5がポリシリコンゲートであ
る。6はリンイオンの深い注入によって形成されたn型
領域であり、これは、ゲート電極形成前にPch領域の
みに形成される。
また、7は低濃度のn型拡散層であり、8は高濃度のn
型拡散層である。これら低濃度および高濃度の各n型拡
散層7,8は、まず低濃度のリンイオンを注入し、ドラ
イブインを行った後、高濃度のヒ素を注入することによ
って形成される。しかし、この二重拡散ドレイン構造を
形成するためには、0MO8では、2回のアスク工程を
必要とし、さらに深いイオン注入によるn型領域6の形
成時にもマスクを必要とするため、工程が複雑となり、
実用面からは大いに問題がある。なお、9はボロンによ
るP型拡散層である。
型拡散層である。これら低濃度および高濃度の各n型拡
散層7,8は、まず低濃度のリンイオンを注入し、ドラ
イブインを行った後、高濃度のヒ素を注入することによ
って形成される。しかし、この二重拡散ドレイン構造を
形成するためには、0MO8では、2回のアスク工程を
必要とし、さらに深いイオン注入によるn型領域6の形
成時にもマスクを必要とするため、工程が複雑となり、
実用面からは大いに問題がある。なお、9はボロンによ
るP型拡散層である。
発明が解決しようとする問題点
本発明は、マスク工程を少なくしつつN ah Tr。
のドレイン領域の電界を緩和し、かつ、P ch Tr
。
。
のショートチャンネル効果を抑制することのできるCM
O8型半導体装置の製造方法を提供するものである。
O8型半導体装置の製造方法を提供するものである。
問題点を解決するための手段
本発明の方法は、第1の導電型を有する半導体基板内に
、第2の導電型を有するウェル領域を有するCMO3型
半導体装置の一対のポリシリコンゲート電極形成後、基
板全面にセルファラインでリンイオンの注入を行い、N
型拡散層を形成する工程をそなえたもので、その後、こ
れに重ねて、Nチャンネル側へヒ素又はリン、Pチャン
ネル側ヘボロンの注入を行い、ソース・ドレイン領域全
形成するCMO8型半導体装置の製造方法である。
、第2の導電型を有するウェル領域を有するCMO3型
半導体装置の一対のポリシリコンゲート電極形成後、基
板全面にセルファラインでリンイオンの注入を行い、N
型拡散層を形成する工程をそなえたもので、その後、こ
れに重ねて、Nチャンネル側へヒ素又はリン、Pチャン
ネル側ヘボロンの注入を行い、ソース・ドレイン領域全
形成するCMO8型半導体装置の製造方法である。
作用
本発明の製造方法によると、プロセスが簡単であるにも
かかわらず、NohTr、のホットキャリア効果やP
ah Tr、のショートチャンネル効果による特性劣化
を抑制したCMO8型半導体装置が得られる。
かかわらず、NohTr、のホットキャリア効果やP
ah Tr、のショートチャンネル効果による特性劣化
を抑制したCMO8型半導体装置が得られる。
実施例
次に本発明によるCMO8型半導体装置の製造方法を第
1図a−oの図面を用いて説明する。ここでは、一実施
例としてPウェルficMO8半導体装置の場合につい
て述べる。
1図a−oの図面を用いて説明する。ここでは、一実施
例としてPウェルficMO8半導体装置の場合につい
て述べる。
まず第1図乙のように通常の技術により、ポリシリコン
ゲート電極まで形成した後、リンイオン1oを、加速エ
ネルギー5oxav、注入量e5X10 cmの条件で
基板全面に注入する。次いで、窒素雰囲気中にて100
0’C110分のドライブインを行い、第1図すのよう
に、リン拡散層7′を形成する。
ゲート電極まで形成した後、リンイオン1oを、加速エ
ネルギー5oxav、注入量e5X10 cmの条件で
基板全面に注入する。次いで、窒素雰囲気中にて100
0’C110分のドライブインを行い、第1図すのよう
に、リン拡散層7′を形成する。
リンの拡散層7′の拡散深さは約0.7μmである。
その後は従来通り第1図Cのように、Nチャンネル側ソ
ース・ドレイン8へは、ヒ素又バリンイオンの注入を例
えばヒ素を40に6Yで4X10cmの注入条件で行い
、Pチャンネル側ンース・ドレイン9へはボQ7の注入
を25 KeYで3X10cm行うことによって、ソー
ス・ドレイン拡散層の形成を完了する。以降は既知の技
術にて、眉間絶縁膜形成、コンタクト用窓開け、および
アルミ電極配線の形成を行うことにより、CMO8型半
導体 4装置が完成される。
ース・ドレイン8へは、ヒ素又バリンイオンの注入を例
えばヒ素を40に6Yで4X10cmの注入条件で行い
、Pチャンネル側ンース・ドレイン9へはボQ7の注入
を25 KeYで3X10cm行うことによって、ソー
ス・ドレイン拡散層の形成を完了する。以降は既知の技
術にて、眉間絶縁膜形成、コンタクト用窓開け、および
アルミ電極配線の形成を行うことにより、CMO8型半
導体 4装置が完成される。
上述した本発明の方法は、先に示した従来の方法に比べ
て、プロセスが非常に簡単であるにもかかわらず、N
ah Tr、については従来のヒ素のみの注入によるも
のより約2v耐圧が向上し、ホットキャリア発生を抑制
できた。また、P ah Tr、については、従来のボ
ロンのみの注入によるものがチャンネル長が1.5μm
程度から、ショートチャンネル効果が顕著になっていた
のに対して、本発明の方法によって形成されたものは、
チャンネル長1.2μm程度までショートチャンネル効
果を抑制することができた。
て、プロセスが非常に簡単であるにもかかわらず、N
ah Tr、については従来のヒ素のみの注入によるも
のより約2v耐圧が向上し、ホットキャリア発生を抑制
できた。また、P ah Tr、については、従来のボ
ロンのみの注入によるものがチャンネル長が1.5μm
程度から、ショートチャンネル効果が顕著になっていた
のに対して、本発明の方法によって形成されたものは、
チャンネル長1.2μm程度までショートチャンネル効
果を抑制することができた。
発明の効果
以上に説明したように、本発明の方法によると、プロセ
スが簡単であり、かつ、NohTr、のホットキャリア
効果およびPch’ljのショートチャンネル効果によ
る特性劣化を抑制することが可能になり、信頼性の高い
微細なCMO8型半導体装置を形成することができる。
スが簡単であり、かつ、NohTr、のホットキャリア
効果およびPch’ljのショートチャンネル効果によ
る特性劣化を抑制することが可能になり、信頼性の高い
微細なCMO8型半導体装置を形成することができる。
第1図亀〜Cは、本発明の製造方法を説明するための製
作過程に対応させて示した断面図、第2図は、従来の方
法によって形成されたCMO3型半導体装置の断面図で
ある。 1・・・・・・シリコン基板、2・・・・・・Pウェル
領域、3・・・・・・素子分離用酸化膜、4・・・・・
・ゲート酸化膜、6・・・・・・ポリシリコンゲート、
6・・・・・・リンの深い注入によるn型層、ア、7′
・・・・・・低濃度n型拡散層、8・・・・・・高濃度
n型拡散層、9・・・・・・高濃度P型拡散層、1o・
・・・・・リンイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第
1 図 /−1八シVシリコ〉J
IJ!ズ 5・・−ノt’Iノシリコンゲ
一ト(a) 4・・、ゲ―ト藏イヒ
臘7′・・・イふシーJ ig拒1瞼5ノー(b)
作過程に対応させて示した断面図、第2図は、従来の方
法によって形成されたCMO3型半導体装置の断面図で
ある。 1・・・・・・シリコン基板、2・・・・・・Pウェル
領域、3・・・・・・素子分離用酸化膜、4・・・・・
・ゲート酸化膜、6・・・・・・ポリシリコンゲート、
6・・・・・・リンの深い注入によるn型層、ア、7′
・・・・・・低濃度n型拡散層、8・・・・・・高濃度
n型拡散層、9・・・・・・高濃度P型拡散層、1o・
・・・・・リンイオン。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第
1 図 /−1八シVシリコ〉J
IJ!ズ 5・・−ノt’Iノシリコンゲ
一ト(a) 4・・、ゲ―ト藏イヒ
臘7′・・・イふシーJ ig拒1瞼5ノー(b)
Claims (2)
- (1)一導電型のシリコン基板上に反対導電型のウェル
領域を有するCMOS型半導体装置の一対のゲート電極
形成後同ゲート電極をマスクとしてN型不純物イオンを
注入し、NチャンネルおよびPチャンネルのソース・ド
レイン領域となるべき部分に、予めN型拡散層を形成す
ることを特徴とするCMOS型半導体装置の製造方法。 - (2)N型不純物イオンが注入量1×10^1^2〜5
×10^1^4cmのリンであることを特徴とする特許
請求の範囲第1項記載のCMOS型半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60105175A JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Cmos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60105175A JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Cmos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61263258A true JPS61263258A (ja) | 1986-11-21 |
JPH0630390B2 JPH0630390B2 (ja) | 1994-04-20 |
Family
ID=14400339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60105175A Expired - Lifetime JPH0630390B2 (ja) | 1985-05-17 | 1985-05-17 | Cmos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0630390B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02102543A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0321058A (ja) * | 1989-06-16 | 1991-01-29 | Nippondenso Co Ltd | Misトランジスタ及び相補形misトランジスタの製造方法 |
JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591180A (en) * | 1978-12-27 | 1980-07-10 | Seiko Epson Corp | Non-volatile semiconductor memory |
JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-05-17 JP JP60105175A patent/JPH0630390B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591180A (en) * | 1978-12-27 | 1980-07-10 | Seiko Epson Corp | Non-volatile semiconductor memory |
JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02102543A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
JPH0321058A (ja) * | 1989-06-16 | 1991-01-29 | Nippondenso Co Ltd | Misトランジスタ及び相補形misトランジスタの製造方法 |
JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
EP1150348A1 (en) * | 2000-04-26 | 2001-10-31 | Lucent Technologies Inc. | A process for fabricating an integrated circuit that has embedded dram and logic devices |
Also Published As
Publication number | Publication date |
---|---|
JPH0630390B2 (ja) | 1994-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2697392B2 (ja) | 相補型半導体装置の製造方法 | |
KR910009034B1 (ko) | 반도체장치의 제조방법 | |
JPH05267327A (ja) | Misfet及びその製造方法 | |
JPS61263258A (ja) | Cmos型半導体装置の製造方法 | |
JP3423161B2 (ja) | 半導体装置の製造方法 | |
JPH10135349A (ja) | Cmos型半導体装置及びその製造方法 | |
JPH0346238A (ja) | 半導体装置の製造方法 | |
JP2000068499A (ja) | 半導体装置とその製造方法 | |
JPH09191106A (ja) | 半導体装置およびその製造方法 | |
KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
JPH02224223A (ja) | 半導体装置 | |
JPH05235346A (ja) | 半導体装置及びその製造方法 | |
JP3194805B2 (ja) | 半導体装置 | |
JPH02280322A (ja) | 半導体装置の製法 | |
JP3014138B2 (ja) | 半導体装置 | |
JPH05315617A (ja) | 絶縁形電界効果トランジスタの製造方法 | |
JPH0344075A (ja) | 半導体装置の製造方法 | |
JP3035915B2 (ja) | 半導体装置及びその製造方法 | |
JPH04196170A (ja) | 半導体装置およびその製造方法 | |
JPH0629527A (ja) | 半導体装置およびその製造方法 | |
JP2876626B2 (ja) | 縦型mos電界効果トランジスタの製造方法 | |
JPH02219237A (ja) | Mis型半導体装置 | |
JP2537649B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JPH0410547A (ja) | 半導体装置の製造方法 | |
JPS62109364A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |